隨著(zhù)大批量消費類(lèi)行業(yè)中SoC與SIP日趨復雜化，低成本與高器件壽命周期這兩個(gè)基本要求的矛盾更加突出。消費者要求在相同或更低成本基礎上提高性能，同時(shí)還常常提出新的改進(jìn)。因此必須以低成本而又極其快速地對元器件進(jìn)行徹底的測試。
在極大地減少ATE體系結構吞吐率開(kāi)銷(xiāo)的同時(shí)，在測試中能提供更多的并行處理能力，可能妥善地解決測試日趨復雜化器件帶來(lái)的附加時(shí)間問(wèn)題。為了解決前沿消費類(lèi)器件中新出現的模擬芯核難題，除了上述兩項措施外，還要保證ATE硬件的分辨率與精度。

音頻DAC與ADC
高集成度SoC器件，如圖1所示的無(wú)線(xiàn)手機基帶處理器，內置多個(gè)性能各異的功能塊，承受著(zhù)規范和測試時(shí)間的雙重壓力。



簡(jiǎn)單的10位有效分辨率和4KHz帶寬能滿(mǎn)足早期無(wú)線(xiàn)手機的音頻質(zhì)量要求。最新的發(fā)展趨勢表明，器件能支持規范要求更嚴格的CD品質(zhì)音頻性能，立體聲以及環(huán)繞聲效果。市場(chǎng)上聲稱(chēng)具有24位音頻分辨率，實(shí)際有效性能一般有16位至17位，相當于98dB至104dB的動(dòng)態(tài)范圍，帶寬為20KHz。
當消費類(lèi)采用分立的CD品質(zhì)DAC和ADC時(shí)，由于擁有提高器件價(jià)格的主動(dòng)權，ATE相關(guān)的測試成本尚能應付。而在SoC中集成CD品質(zhì)芯核時(shí)，由于附加功能增加了測試時(shí)間，以及對測試成本(COT)的負面影響，提高器件價(jià)格已不能彌補ATE測試成本的增加。

音頻芯核測試時(shí)間推導實(shí)例
對混合信號動(dòng)態(tài)測試，防止頻譜在分析過(guò)程中產(chǎn)生的頻譜中泄漏是至關(guān)重要的。因此，必須滿(mǎn)足下列關(guān)系式：
M/N=Ft/Fs
式中，M為捕獲周期的個(gè)數；N為取樣點(diǎn)數；Ft為測試信號頻率；Fs為取樣頻率。
對低保真音頻器件，如ADC輸入的微音器或DAC輸出的耳機，采用8KHz取樣頻率，相當于4KHz帶寬。若測試信號頻率為1.03125KHz，相對于8KHz取樣頻率和512點(diǎn)采集，可以捕獲66個(gè)周期。取樣時(shí)間等于取樣點(diǎn)數除以取樣頻率，即64ms。音頻測試需10次以上的測試，包括多個(gè)增益狀態(tài)；空閑聲道噪聲(ICN)，串擾(XTALK)和互調畸變(IMD)，這樣，既使是對簡(jiǎn)單的芯核，總測試時(shí)間也需650ms。
從ATE的模擬或數字捕獲存儲器向工作站傳送20位取樣數據，其測試開(kāi)銷(xiāo)亦是十分可觀(guān)的。為了確定供分析的數據傳送量，20位乘以取樣點(diǎn)數N，再乘以測試芯核的測試量次數。本例中，20位×512點(diǎn)×10次測量，總計為102400位。假定模擬模塊與工作站間的帶寬為1MB，測試DAC芯核的傳送時(shí)間約為100ms。數字捕獲存儲器傳送開(kāi)銷(xiāo)在相同帶寬下也是100ms。因此，對語(yǔ)音品質(zhì)DAC和ADC測試，200ms傳送開(kāi)銷(xiāo)將總測試時(shí)間增加到1500ms(650ms＋650ms＋200ms)。

ATE體系結構的并行測試開(kāi)銷(xiāo)
想要進(jìn)一步說(shuō)明這個(gè)問(wèn)題，考慮環(huán)繞聲音頻處理器對測試時(shí)間的影響。AC3數字音頻提供6路模擬輸出：前置L/R；環(huán)繞聲L/R；中央揚聲器和超低單揚聲器。從模擬觀(guān)點(diǎn)，這些器件需要高動(dòng)態(tài)范圍與并行測試的結合。
CD品質(zhì)動(dòng)態(tài)范圍和帶寬要求更高的取樣率。采用上面的公式而以Fs=4.8KHz代之，取樣時(shí)間為10.7ms�？紤]到硬件設置、測試穩定和其它開(kāi)銷(xiāo)，測試時(shí)間取15ms。再考慮到10次以上的測量次數，總測試時(shí)間上升到150ms。這樣對每個(gè)位置6聲道，串行測試實(shí)施方案將需900ms。
4測試點(diǎn)實(shí)施方案能充分利用多個(gè)波形數字化儀并行測試的優(yōu)勢。但數據傳送在多測試點(diǎn)測試中仍是串行的，傳送開(kāi)銷(xiāo)是要累計的。因此，即使采用4個(gè)波形數字化儀，4測試點(diǎn)測試實(shí)施方案需900ms+4×600ms=3300ms。

多標準無(wú)線(xiàn)基帶處理器
無(wú)線(xiàn)設備在同一部手機中設置了多個(gè)標準。為了支持這些標準，芯片組常常具有冗余的基帶模擬變換器和RF收發(fā)器。如在音頻環(huán)繞聲處理器中，無(wú)線(xiàn)基帶處理器中眾多模擬芯核對測試時(shí)間造成巨大的影響。測試這些器件的主要難題是如何在模擬測試硬件中設置充足的并行測試，以得到多測試點(diǎn)的效率。
基帶處理器塊由正交(I/O)發(fā)射(TX)DAC和接收(RX)ADC對組成。在2G至2.75GGSM/GPRS/EDGE技術(shù)中，載波信道間隔限于200KHz，導致低頻零IF。W-CDMA采用5MHz信道，對應的帶寬較寬。
RX和TX路徑通常要求全動(dòng)態(tài)測試，包括信號對畸變(SND)、CIN以及XTALK。I/Q對DAC和ADC還要求增益匹配和相位匹配測試，指標分別規定在0.1dB和3度高精度內。在發(fā)射期間保證信道隔離的要求，導致對DAC進(jìn)行附加的帶外(00B)衰減的測試。鄰道功率比(ACPR)能確認信道隔離程度，對W-CDMA用DAC，檢驗的OOB頻率高達10MHz。

高清晰度視頻編碼器
當前SoC器件支持多種視頻輸入標準。傳統的NTSC或PAL器件備有超級視頻CS-VIDEO和復合模擬輸出。支持HDTV需要3個(gè)附加輸出，來(lái)提供符合YPrPbHDTV(EIA-770.1-3)的信號。備齊上述全部輸出需用6個(gè)視頻DAC：2個(gè)用于S-Video、1個(gè)用于復合輸出、3個(gè)用于RGB。
雖然數字視頻標準最高要求的接口速度為74MHz，但測試DAC性能要求的模擬帶寬約為8MHz，分辨率10至12位。單個(gè)視頻DAC的典型測試項目包括積分非線(xiàn)性(INL)、微分非線(xiàn)性(DNL)以及SND測量。而HDTV系統的圖形質(zhì)量是由DAC輸出的相對精度決定的，須對輸出增益和相位匹配作附加測試。內置數字視頻器件的總測試時(shí)間與測試可提供的并行數字化儀的數量直接相關(guān)。待測視頻DAC的數量通常在6個(gè)以上，由于缺乏測試儀資源，建立一套串行化測試方案是必不可少的。

并行測試方案
雖然降低總COT受多個(gè)變數的影響，但實(shí)施多點(diǎn)測試和并行測試來(lái)改進(jìn)吞吐率無(wú)疑是主要方法。最新一代ATE系統采用多端口體系結構，支持成組的和待測器件功能相匹配的測試儀資源結構。
實(shí)現上述目標的兩個(gè)主要功能是每端口定時(shí)發(fā)生器和每端口序列發(fā)生器，前者與測試芯核的頻率相匹配；后者可工作在不同測試模式并自動(dòng)地執行序列指令。每引腳多端口方案比上述方案更進(jìn)一步，將ATE系統的數字和模擬兩種資源的粒度細分至每個(gè)引腳。測試典型SoC的必備的資源結構實(shí)例包括：用作通信處理器的DSP、存儲器，以及與模擬IF或RF前端接口的ADC和DAC。在本場(chǎng)合，數字引腳配置成掃描模式，用來(lái)測試DSP芯核(見(jiàn)圖2)。


ADC塊需要任意波形發(fā)生器(Arb)和數字通道，數字通道處于捕獲模式來(lái)采集與分析ADC的輸出。DAC則需要多個(gè)數字通道組成的端口，用數字源存儲器(DSM)或波形存儲器段以及波形數字化儀來(lái)測試。每個(gè)端口能自動(dòng)地工作在不同的測試頻率，執行不同的序列指令。
由于測試系統已在每個(gè)引腳基礎上進(jìn)行分段，通過(guò)復制測試矢量的映象和每測試點(diǎn)使用的引腳上序列，應用軟件能自動(dòng)地管理絕大部分多測試點(diǎn)的控制。
并發(fā)測試是多端口測試的擴充，讓這些芯核并行地進(jìn)行測試。當然，器件中每個(gè)芯核應是ATE系統可獨立地訪(fǎng)問(wèn)和控制的，能獨立工作的。將每個(gè)器件芯核串行測試的純序列流修改為多個(gè)器件芯核并行測試的序列流，能大大減少測試執行時(shí)間(圖3)。

在大規模器件(如無(wú)線(xiàn)基帶SoC處理器)中，有無(wú)數個(gè)模擬芯核，并行地測試這些芯核需要大量的模擬資源。若按4個(gè)測試點(diǎn)，全并行、并發(fā)測試式計算，需提供28個(gè)數字化儀，這在當前的ATE系統中還難以實(shí)現。

一種新型模塊體系結構
測試當前消費品器件中使用的各種模擬芯核，需要高度并行，低開(kāi)銷(xiāo)的解決方案。若在每個(gè)模塊中組合幾個(gè)模塊功能，能相應地減少每個(gè)模擬模塊的占用空間，這樣，就有更多的空間留給必需的數字模塊。一個(gè)內置8個(gè)獨立Arb或數字化儀單元的模塊具有靈活地配置的優(yōu)點(diǎn)：或只用作數字化儀單元，或是數字化義與Arb單元的組合。
降低消費類(lèi)器件測試的COT不僅要解決ATE測試系統的并行測試方案，還要減少并行測試帶來(lái)的ATE開(kāi)銷(xiāo)。多芯核是當前SoC消費類(lèi)器件的主要特征，在對ATE硬件進(jìn)行體系結構改進(jìn)時(shí)同樣要考慮上面兩個(gè)因素，這樣才能得到最佳的測試解決方案。