具有較高時(shí)鐘率和速度的高速DSP系統設計正在變得日益復雜。結果，增加了噪聲源數�，F在，高端DSP的時(shí)鐘率(1GHz)和速度(500MHZ)產(chǎn)生可觀(guān)的諧波，這些是由于PCB線(xiàn)跡的作用如同天線(xiàn)所致。由此引起的噪聲使音頻、視頻、圖像和通信功能降低并對達到FCC/CE商標認證造成問(wèn)題。為了降低電源噪聲，對于高速DSP系統設計人員來(lái)講，識別和找出可能的噪聲原因以及采用良好的高速設計實(shí)踐是關(guān)鍵。本文說(shuō)明交擾、鎖相環(huán)(PLL)、去耦/體電容器在降低噪聲中的重要性。
降低交擾
交擾是一個(gè)重要的噪聲源。在高速系統中，信號地通路依賴(lài)于工作頻率。對于低速信號(<10MHZ)，電流經(jīng)過(guò)最小電阻地通路(最短通路)返回到源。
在10MHZ以上，情況就不同。經(jīng)電流最小電感地通路返回。重要的是返回信號以電流分布傳播(圖1)，這意味著(zhù)相鄰信號的返回通路可能容易重疊，導致交擾。
降低交擾的技術(shù)有：線(xiàn)跡間距加大，增加地線(xiàn)，降低諧波分量和線(xiàn)跡端接技術(shù)。
在高速DSP系統中，加倍信號間的線(xiàn)跡間距，可降低環(huán)路重疊，使交擾降低4倍。對于差分信號(Earthnet或USB)，建議間距所產(chǎn)生的信號對應具有所需的匹配阻抗。另外，關(guān)鍵信號(即時(shí)鐘)應屏蔽，路由信號在電源和地平板之間的內層，或把一個(gè)地平板放置在關(guān)鍵信號下面層上。
在再制板上加信號線(xiàn)時(shí)，應包括一個(gè)并聯(lián)地線(xiàn)。這可能提供高速電流返回通路并在電流環(huán)路中產(chǎn)生最小面積。這個(gè)附加的通路，確保返回電流不產(chǎn)生大的環(huán)路和拾取噪聲。
在降低交擾時(shí)，評價(jià)快速沿所引起的諧波和干擾是重要的。例如，在線(xiàn)跡上增加串聯(lián)終端電阻器，會(huì )使上升時(shí)間(Tr)減慢，這是有效地降低諧波分量的方法。噪聲幅度曲線(xiàn)在低頻能較好地衰減諧波分量(圖2)。
線(xiàn)跡可做為傳輸線(xiàn)(在上升時(shí)間Tr小于2倍傳播延遲時(shí))。因此，應保持線(xiàn)跡盡可能的短。若線(xiàn)跡的長(cháng)度足以做為傳輸線(xiàn)，則用串聯(lián)終端(電阻器與輸出驅動(dòng)器串聯(lián))或并聯(lián)終端(在負載處電阻器到地)接線(xiàn)。若電阻器與所用線(xiàn)跡PCB阻抗匹配，則可以降低傳輸線(xiàn)反射和瞬變。
鎖相環(huán)
鎖相環(huán)(PLL)是另一個(gè)重要的噪聲源。在某些DSP中正日益采用模擬和數字版本PLL(圖3)。隔離到PLL電源時(shí)，用π形濾波器去除高頻噪聲是有效的。但它對去除低噪聲作用不大，需要用多級濾波器網(wǎng)絡(luò )。然而，在快速開(kāi)關(guān)電路中，一個(gè)低壓降(LDO)穩壓器是更適合的，因為這種器件在低頻具有高電源抑制比(PSRR)。若設計的系統運行在噪聲環(huán)境(如汽車(chē)、電/機裝置)，具有較大的低頻瞬變，則應選擇高PSRR穩壓器。
分離模擬和數字地對于隔離來(lái)自模擬部分的數字噪聲有幫助。對于低速電路這樣做也是良好的。然而，對于高速電路(例如視頻部分)應避免分離地�？焖匍_(kāi)關(guān)電流需用最小的電流環(huán)路，而隔離地阻止來(lái)自選擇通路的電流。因此，將選擇另外通路到源，這最終導致勢差、電流流和輻射。在數字數據進(jìn)入點(diǎn)把模擬和數字地短接在一起，可提供一個(gè)直接通路而不影響低頻信號。信號朝實(shí)際的最短返回路徑到源，而不是短路的通路。
電容器應用
適當地應用電容器是降低噪聲的有效方法。去耦電容器提供一個(gè)低阻抗到地通路來(lái)旁路不希望的高頻能量�？梢杂皿w電容器來(lái)旁路低頻到地，以及用去耦電容器提供本地電荷存儲。
對于去耦電容器沒(méi)有最好的值，這是因為反作用影響。通常，電容器阻抗隨頻率和電容降低。當信號頻率超過(guò)諧振頻率時(shí)，電容器變成電感而不再是一個(gè)有效的濾波器。盡管低阻抗和更多電荷存儲能降低下降，但對于高頻信號，高值電容器不是最佳的。理想地，在電源地應包含一個(gè)高值和一個(gè)較低值電容器。若不能實(shí)現，用一個(gè)0.01mF電容器是一個(gè)可接受的折衷方案。應該用較對大的體電容器，至少10倍于總去耦電容器。
例如，在100KHZ，100mF電解電容具有0.6Ω左右的等效串聯(lián)電阻(ESR)，同樣值的鉭電容具有0.12Ω左右的ESR，這使得鉭電容更適合體電容器。對于去耦陶瓷電容優(yōu)于聚酯電容器。例如，在1MHZ，0.1mF陶瓷電容器具有0.12Ω左右的ESR，而1.0mF聚酯電容器具有0.11Ω的ESR。
去耦電容器應放置在PCB底端靠近器件引腳處。對于高速DSP，去耦電容器應放置在每個(gè)電源引腳處。若空間不允許這樣做，也應盡可能地放置在器件周?chē)�。復雜DSP去耦的一種有效方法是從對角劃兩個(gè)虛線(xiàn)構成一個(gè)X(圖4)。然后獨立分析4個(gè)區域的每個(gè)區域。
為使得體電容器靠近去耦電容器，把它們放置在板的頂端。這種定位使線(xiàn)蹤最短，同時(shí)可降低輻射和寄生電感。
以TI公司的OMAP5910 DSP為例，特別注意包含數字PLL和外部存儲器接口的區域(圖4中左邊區域)。該器件有13個(gè)芯核電壓引腳，峰值芯核電流耗電170mA(平均每個(gè)引腳13mA)。在該區域的3個(gè)芯核電壓引腳包括數字PLL和外部存儲器接口，耗電39mA。為了保證精度，在確定電容器大小時(shí)，增加100%容限(即78mA)是合適的。必須消除峰值I/O電流。應采用謹慎的方法，假定在此區域所有54個(gè)I/O線(xiàn)同時(shí)開(kāi)關(guān)4 mA，這將導致216 mA通過(guò)此區域的8個(gè)I/O電壓引腳。
隨著(zhù)芯核和I/O電壓工作不同頻率，必須用合適大小的電容器去耦電源。在此實(shí)例中，用下面的公式計算，計算的芯核電容為0.0078mF,對于216mA I/O 電流所需電容為0.22mF：C=I(dv/dt)
其中I為峰值電流，dv為最大所允許的紋波電壓(假定10mV)，dt為上升時(shí)間(假定1ns,OMAP5910典型值)。
所以，芯核電容C=78mA×(1ns/10mv)=0.0078mF
在OMAP5910 BGA 封裝中，對于每個(gè)區域的4個(gè)電容器都有足夠的空間，沒(méi)有一個(gè)是用于每個(gè)芯核電源引腳的。因此，為了去耦芯核電壓引腳，最好選擇兩個(gè)電容器，其總值為 0.0078mF(配置兩個(gè)0.0047mF陶瓷電容器，以使從引腳到地有最短距離)。
必須考慮開(kāi)關(guān)頻率。芯核部分在150MHz開(kāi)關(guān)轉換，而8個(gè)I/O引腳在75MHz開(kāi)關(guān)轉換�？梢杂昧硗鈨蓚�(gè)電容器位置來(lái)去耦I(lǐng)/O電壓引腳(即用兩個(gè)自諧波振頻率75MHz以上的0.01mF陶瓷電容器提供0.022mF)。
體電容器值
在此實(shí)例中，DSP總芯核電壓電流為338mA。用上面的公式計算電容為0.0338mF。做為體電容應該是10倍去耦電容值，大約為0.39mF。對于I/O電壓，進(jìn)行同樣的處理，得到0.84mF電容，給出總電容1.23mF。對于體電容器，每個(gè)提供3.075mF(1.23mF除以4，然后乘以10)，應該把它加到每個(gè)區域上�，F在可得到的最小體電容值是做為表面貼裝元件的4.7mF，此電容值在本例中工作良好。如果沒(méi)有表面貼裝電解電容，應選擇鉭體電容器。對于4個(gè)區域的每個(gè)區域去耦和體電容值可以用這種方法計算，并示于圖4。 |
