引言
可編程衰減器位于基站和終端之間，通過(guò)對射頻信號的衰減控制，實(shí)現對無(wú)線(xiàn)信號的模擬，從而實(shí)現對測試場(chǎng)景的模擬�？删幊趟p器提供多個(gè)數控接口，從小到大可以構建各個(gè)層次的測試網(wǎng)絡(luò )。所構成的衰減矩陣通過(guò)模擬空口信道實(shí)現移動(dòng)、切換、覆蓋等多種測試項。
衰減矩陣可作為無(wú)線(xiàn)性能中心實(shí)驗室的關(guān)鍵技術(shù)平臺的關(guān)鍵設備，是實(shí)現組網(wǎng)小區和大量終端用戶(hù)互聯(lián)通信過(guò)程的核心單元。
本文介紹的可編程衰減器最高可支持8×8輸入輸出的矩陣結構，提供0~120dB的通道衰減范圍，精度達到0.5dB。
可編程衰減器設計
主要功能
可編程衰減器最高可支持8×8輸入輸出的矩陣結構，可對終端與基站之間的多個(gè)信道進(jìn)行實(shí)時(shí)衰落控制，同時(shí)也能支持各類(lèi)靜態(tài)測試場(chǎng)景長(cháng)時(shí)間回放。
硬件結構
可編程衰減器由CPU板和IO板構成。CPU板主要由CPU小系統和FPGA組成，CPU板通過(guò)FPGA－Cyclone II集中控制外接的IO板。IO板的功能主要是采用FPGA-LFXP10控制數控衰減器衰減量，實(shí)現對無(wú)線(xiàn)信道衰落的模擬，從而實(shí)現對測試場(chǎng)景的模擬。
每個(gè)IO板有8個(gè)衰減通道，每個(gè)衰減通道由4個(gè)衰減范圍為31.5dB的數控衰減器構成。一個(gè)CPU板可外接8個(gè)IO板，因此可對8×8個(gè)無(wú)線(xiàn)通道進(jìn)行衰減。
圖3展示了可編程衰減器的8×8結構。本衰減器可對任一路無(wú)線(xiàn)信道模擬其它無(wú)線(xiàn)信道對其的影響。通過(guò)調節其它信道與該信道之間的衰減值，就可在實(shí)驗室模擬復雜的外場(chǎng)環(huán)境。
邏輯設計
可編程衰減器的核心技術(shù)在于其邏輯設計上�？删幊趟p器的邏輯結構根據其功能分為兩部分：實(shí)時(shí)衰減控制和靜態(tài)場(chǎng)景回放。
實(shí)時(shí)衰減控制
實(shí)時(shí)衰減控制模式是指用戶(hù)實(shí)時(shí)通過(guò)CPU下發(fā)各個(gè)通道之間的衰減值來(lái)控制不同無(wú)線(xiàn)信道的衰減，衰減值一旦下發(fā)，相應的無(wú)線(xiàn)信道的衰減器就會(huì )立即生效。
CPU與FPGA之間采用LOCAL BUS進(jìn)行通信。在FPGA中對0~7個(gè)IO板接口分配不同的地址，控制譯碼/通道選擇模塊通過(guò)LOCAL BUS的地址線(xiàn)來(lái)選擇對應的IO板；每個(gè)衰減器需要8bit的衰減量，3bit的通道編碼，因此LOCAL BUS數據線(xiàn)上共有11bit有效數據。
譯碼模塊將這11bit數據中3bit的通道編碼譯碼成對應的通道，將8bit的衰減值下發(fā)到對應通道的數控衰減器上。
靜態(tài)場(chǎng)景回放
靜態(tài)場(chǎng)景回放是用戶(hù)將某個(gè)外場(chǎng)環(huán)境下各個(gè)無(wú)線(xiàn)信道的動(dòng)態(tài)衰減參數記錄下來(lái)，記錄時(shí)間可長(cháng)達數周。將這些數據下發(fā)給可編程衰減器即可在實(shí)驗室內長(cháng)時(shí)間模擬各類(lèi)復雜的外場(chǎng)環(huán)境。
在該場(chǎng)景下，LOCAL BUS的數據線(xiàn)除傳輸衰減值外還要傳32bit的時(shí)間數據，每一bit代表1ms的時(shí)間，32bit就可支持最長(cháng)7周的場(chǎng)景回放。
FPGA首先將32Mbit的DDRA寫(xiě)滿(mǎn)數據，然后定時(shí)控制自動(dòng)啟動(dòng)，從DDRA中讀取定時(shí)數據和衰減值，將定時(shí)數據提供給定時(shí)器。
當定時(shí)器計時(shí)到定時(shí)數據代表的時(shí)間點(diǎn)時(shí)將該時(shí)刻的衰減值下發(fā)到對應通道的衰減器上，實(shí)現無(wú)線(xiàn)信道衰減隨時(shí)間動(dòng)態(tài)變化的場(chǎng)景；同時(shí)FPGA繼續將CPU下發(fā)的數據寫(xiě)到DDRB中。當DDRB充滿(mǎn)后，CPU暫停下發(fā)數據，直到DDRA數據讀取完畢，此時(shí)FPGA切換到讀取DDRB的數據，繼續向DDRA寫(xiě)入新的數據。
FPGA外掛的兩個(gè)DDR構成乒乓結構，使可編程衰減器能實(shí)現長(cháng)時(shí)間不間斷的場(chǎng)景回放。
測試結果
圖7展示了可編程衰減器單通道在衰減范圍內的衰減精度。從圖中可以看到，在0~80dB的衰減范圍內衰減精度可以達到0.5dB；在80dB~120dB衰減范圍內衰減精度達到1dB。
圖8展示了靜態(tài)場(chǎng)景回放的某一個(gè)時(shí)間段內可編程衰減器一個(gè)無(wú)線(xiàn)信道內衰減變化。在該模式下本衰減器可在1ms的時(shí)間間隔內實(shí)現0~120dB的衰減跳變。
結論
本文介紹了一種衰減范圍可達120dB，衰減精度為0.5dB的可編程衰減器設計。該衰減器可在實(shí)驗室環(huán)境中實(shí)現復雜的外場(chǎng)環(huán)境，可大大節省終端設備測試的成本和時(shí)間。 |
