現代電子系統需要全面的先進(jìn)設計。對所有應用來(lái)說(shuō)，成本和性能的最優(yōu)化很重要，而電源傳輸和噪聲耦合問(wèn)題也仍然是關(guān)注的焦點(diǎn)。隨著(zhù)抖動(dòng)預算空間越來(lái)越小，高級混合信號時(shí)鐘IC成了這些設計問(wèn)題首先關(guān)注的對象。讓我們來(lái)看看電源噪聲的主要來(lái)源，為什么一些時(shí)序電路對電源噪聲敏感，以及如何使噪聲對抖動(dòng)敏感型應用系統的影響最小化。
電源噪聲引起抖動(dòng)
時(shí)序信號依賴(lài)于精確的時(shí)鐘沿。當時(shí)鐘沿偏離其理想時(shí)間位置時(shí)，這個(gè)偏差稱(chēng)為抖動(dòng)。每個(gè)應用都有一個(gè)可容忍的抖動(dòng)最大值，隨著(zhù)時(shí)鐘速率越高，抖動(dòng)就要越小越嚴格。高速應用，如光傳輸網(wǎng)絡(luò )（OTN）、10千兆以太網(wǎng)、光纖通道和3G HD SDI，時(shí)鐘周期一般可低至100ps。部分應用僅能容忍10-20ps的時(shí)鐘抖動(dòng)，否則將影響系統性能和位誤碼率。較差的時(shí)鐘和振蕩器IC不能提供片上電源噪聲抑制功能，很容易耦合和放大噪聲，產(chǎn)生幾十ps的抖動(dòng)，降低系統性能。這時(shí)，系統設計者不得不查找噪聲源，使它產(chǎn)生的影響最小化，這樣就增加了設計時(shí)間、元件成本和供電系統設計的復雜性。
噪聲源
如果電源噪聲是設計中的關(guān)鍵問(wèn)題，那么有多種來(lái)源可以調查。一種是由開(kāi)關(guān)電源引起的紋波。開(kāi)關(guān)電源通過(guò)電感傳輸電源能量到負載。100kHz-1MHz速率的連續充放電會(huì )產(chǎn)生類(lèi)似鋸齒波的紋波。
紋波的大小取決于幾個(gè)因素。例如，減少負載電容的等效電阻（ESR），降低了電容器的寄生I-R壓降，減少它對紋波的影響；增加開(kāi)關(guān)頻率，縮短了充放電周期。更復雜的技術(shù)包括多相位控制，進(jìn)一步降低充放電周期。雖然這些技術(shù)本身是可行的，但會(huì )導致成本、電路板空間和設計復雜性的增加。實(shí)踐中，控制輸入波紋小于20mVp-p是主要的挑戰，特別在高功率系統中。通常在一些網(wǎng)絡(luò )和計算應用中紋波可達到100mVp-p。
電源噪聲也能夠由鄰近的IC引起。當較大的數字和模擬器件打開(kāi)和關(guān)閉時(shí)、驅動(dòng)較大輸出負載或開(kāi)關(guān)較多輸出時(shí)，它們在電源線(xiàn)上產(chǎn)生擾動(dòng)，紋波通過(guò)電源層并耦合到鄰近子系統和IC上。例如，FPGA中的同步開(kāi)關(guān)噪聲是普遍遇到的挑戰，數百個(gè)輸出緩沖區驅動(dòng)大量電容性負載。如果同步開(kāi)關(guān)是關(guān)鍵，那么在較大的IO組上使用差分輸出緩沖區、增加電源去耦以及在IC間進(jìn)行有效的電源層隔離是必要的技術(shù)。這些做法能夠幫助減少噪聲，但是成本、功能和設計約束條件可能限制設計人員無(wú)法使用這些技術(shù)。
不幸的是，這些要求最佳抖動(dòng)性能的系統往往包含了大量的電源噪聲。最好的方法是選擇具有大范圍噪聲抑制功能的器件。
電源噪聲對時(shí)序設備的影響
雖然電源噪聲可以降低，但減小到零是幾乎不可能的。了解噪聲對系統的影響對于決定減少電源噪聲的設計等級來(lái)說(shuō)很重要。對于時(shí)鐘電路，電源噪聲產(chǎn)生額外的抖動(dòng)，這能通過(guò)多個(gè)途徑發(fā)生。
傳統的XO非常簡(jiǎn)單，包括一個(gè)驅動(dòng)晶體的反相放大器。由于低抖動(dòng)X(jué)O太簡(jiǎn)單，導致供應商往往忽視了對電源噪聲抑制的需求。在許多情況下，放大器的設計、測試與評估，僅在低噪音環(huán)境下進(jìn)行。對于模擬電路，敏感節點(diǎn)很容易耦合噪聲。噪聲將以毛刺的形式轉化成輸出抖動(dòng)，改變了基本的振蕩頻率。放大器的靈敏度越高，在給定的噪聲環(huán)境下毛刺幅度越大。
VCXO存在另一個(gè)問(wèn)題。通常情況下，平行于晶體的變容二極管被用于提升晶體頻率。但變容二極管可導致產(chǎn)生從電源直接到振蕩器的輸入的電容耦合通路。在最高增益點(diǎn)，即使最輕微的耦合也能影響抖動(dòng)。
另一個(gè)基本的時(shí)鐘電路是鎖相環(huán)（PLL）電路。鎖相環(huán)之所以重要是因為它們被用于生成頻率、清除抖動(dòng)或同步系統。傳統的模擬PLL包括鑒相器、環(huán)路濾波器、VCO、輸出驅動(dòng)器和反饋分頻器。PLL是一個(gè)反饋系統，需要高增益電路。例如，VCO增益通常很高，提供一個(gè)較寬的捕獲范圍和確保在所有條件下都可鎖定，這不可避免地增加了對外部噪聲的敏感度。在許多情況下，少量的電源紋波就能耦合進(jìn)入最敏感的節點(diǎn)，被放大后產(chǎn)生非常高的抖動(dòng)輸出�；诓煌募軜�，環(huán)路濾波器也可能成為一個(gè)敏感節點(diǎn)。
電源噪聲由確定的信號控制，表現為時(shí)鐘IC和系統輸出線(xiàn)上的毛刺。使用頻譜分析儀是一個(gè)檢查VDD噪音的好方法。例如，如果電源開(kāi)關(guān)是300kHz，XO輸出是156.25MHz，將有可能在300kHz間隔的156.55MHz和155.95MHz頻點(diǎn)上觀(guān)察到毛刺。
噪聲抑制的創(chuàng )新解決方案
雖然有一些處理電源噪聲的系統解決方案，但是最好的方法是使用抗外部噪聲干擾的時(shí)鐘器件。新型時(shí)鐘器件采用邊緣切割技術(shù)提供超低抖動(dòng)特性，使電源噪聲影響最小化。
例如，Silicon Labs的DSPLL®技術(shù)（基于專(zhuān)利技術(shù)的數字控制算法）不僅提供所有傳統模擬PLL的功能而且也提供精確的數字控制。使用包括數字低噪聲可變頻率振蕩器的數字電路代替模擬VCO可降低對模擬影響的靈敏度。而且，片上低噪聲增強了對電源噪聲的隔離。其結果產(chǎn)生了能夠適用于非常嘈雜環(huán)境下的低抖動(dòng)技術(shù)。
圖1. Silicon Labs公司具有片上電源穩壓器和濾波功能的基于DSPLL可編程XO
一個(gè)簡(jiǎn)單的基于DSPLL的XO和傳統的XO技術(shù)對比顯示了在低抖動(dòng)器件上使用全數字技術(shù)和片上電源穩壓器的優(yōu)勢。圖2顯示當100mVp-p正弦波噪聲進(jìn)入XO電源時(shí)，輸出時(shí)鐘抖動(dòng)的增加值。改變噪聲從100kHz到10MHz，并測量增加的RMS抖動(dòng)，顯示即使在沒(méi)有片上電源穩壓器和電源濾波的高性能XO上，開(kāi)關(guān)噪聲也能夠顯著(zhù)的降低抖動(dòng)特性。與此相反，即使在顯著(zhù)板級噪聲存在的環(huán)境中，基于DSPLL的時(shí)鐘器件也保持了穩定的低抖動(dòng)特性。
圖2. 基于DSPLL的XO比傳統XO的抖動(dòng)低3-10倍
結論
在對抖動(dòng)敏感的應用中，電源噪聲敏感增加了設計復雜性，減少了功能設計冗余度。采用對外部噪聲免疫的先進(jìn)技術(shù)是避免問(wèn)題發(fā)生的有效方法�；贒SPLL的XO與傳統XO相比，可獲得超過(guò)10倍的電源抑制比（PSRR），最終系統設計人員即使在噪聲條件下也能夠使用基于DSPLL的XO、VCXO和時(shí)鐘器件。這種方法節省了設計時(shí)間、降低了設計復雜度，減少了過(guò)多的額外電源去耦。 |
