摘要
UCD9224 可以與UCD7232 配合設計非隔離數字電源。在某項目中，采用1 片UCD9224 與4 片UCD7232 設計了四相交錯并聯(lián)輸出的數字電源，輸出規格為1.0V/80A。在測試中發(fā)現，關(guān)機時(shí)輸出電壓存在嚴重的負過(guò)沖，幅值可達-380mV。經(jīng)過(guò)仔細定位發(fā)現，引起負過(guò)沖的根因是UCD9224 進(jìn)入reset 模式后，SRE_1A 和SRE_1B 引腳變?yōu)楦咦钁B(tài)，其電壓有反彈并下降緩慢�；�于此，在SRE_1A 和SRE_1B 引腳各設計一顆下拉電阻，可以給上述兩個(gè)引腳快速放電，徹底解決負過(guò)沖問(wèn)題。本文對定位過(guò)程給予了詳細的描述和分析，并最終給出了結論。

數字電源系統設計
某非隔離BUCK數字電源系統的設計基于數字控制器UCD9224與驅動(dòng)器UCD7232，采用四相并聯(lián)并配置于交錯模式，輸入電壓為12V，輸出電壓為1.0V，輸出電流最大為80A。
1.1 數字電源系統方框圖
UCD9224是內部集成ARM7核的非隔離數字電源控制器，可以靈活的配置為多路或多相模式，并帶有PMBUS接口。UCD7232則是與UCD9224配合使用的增強型驅動(dòng)器，與UCD9224之間有多個(gè)信號的交互，完成驅動(dòng)信號接收，電流采樣，故障上報等工作。
圖1所示的是該數字電源系統的方框圖，包含有1片UCD9224和4片UCD7232，以及功率 MOSFET，輸出電感和輸出電容等。該系統有兩個(gè)輸入總線(xiàn)，分別是3.3V和12V，其中3.3V用來(lái)給UCD9224供電，12V輸入到UCD7232和BUCK轉換電路，完成到1.0V的轉換。該供電架構區別于傳統的3.3V由12V通過(guò)LDO轉換得來(lái)的設計。

圖 1：數字電源系統框圖

1.2 UCD9224與UCD7232的關(guān)鍵信號連接
UCD9224共有4組關(guān)鍵信號與4片UCD7232連接，分別完成電壓轉換控制，同步整流模式配置和故障上報等功能，下面是這些關(guān)鍵信號的簡(jiǎn)單介紹：
DPWM：由UCD9224輸出到UCD7232，是后級BUCK電路的驅動(dòng)信號來(lái)源。其中， BUCK上管驅動(dòng)信號與DPWM的邏輯相同，BUCK下管的驅動(dòng)信號與DPWM的邏輯相反。
2）SRE：由UCD9224輸出到UCD7232。當UCD7232的SRE_MODE引腳（圖1未示意）上拉至高電平后，UCD7232被配置為同步整流模式。當SRE為高時(shí)，BUCK的下管得到相應的驅動(dòng)信號，該驅動(dòng)信號由DPWM決定。當SRE為低時(shí)，BUCK電路的下管處于關(guān)閉狀態(tài)。
3）FLT：由UCD7232輸出到UCD9224。當UCD7232檢測到欠壓，過(guò)流或過(guò)溫等故障后，FLT引腳變?yōu)楦�，UCD9224識別之后會(huì )根據當前配置進(jìn)行相應處理。
4）CS：由UCD7232 的IMON管腳輸出到UCD9224的CS管腳。該信號為輸出電流采樣信號。

2． 輸出電壓的負過(guò)沖
對該系統做輸入關(guān)機測試時(shí)，如果只關(guān)閉3.3V，12V保持不變，發(fā)現輸出電壓有明顯的負過(guò)沖，幅值超過(guò)-300mV。如圖2所示，關(guān)機時(shí)輸出電壓（1.0V，CH3）的負過(guò)沖達到了-380mV，測試條件為輸出端空載。


3． 負過(guò)沖的定位及原因分析
在定位負過(guò)沖的過(guò)程中，發(fā)現關(guān)機時(shí)BUCK下管的驅動(dòng)信號異常，進(jìn)一步發(fā)現SRE信號異常，最終發(fā)現根因是SRE_1A信號和SRE_1B信號在關(guān)機過(guò)程中有反彈并且下降緩慢。
3.1   關(guān)機時(shí)BUCK下管驅動(dòng)信號異常
保持輸入電壓12V不變，當關(guān)閉3.3V時(shí)，輸出電壓有很大的負過(guò)沖。在空載輸出時(shí)，輸出端亦有負過(guò)沖，據此初步判斷BUCK下管可能有長(cháng)時(shí)間導通，輸出電容電壓通過(guò)長(cháng)時(shí)間。導通的 BUCK下管泄放到地。而實(shí)測試發(fā)現，BUCK下管的確如此，如圖 3�？梢杂^(guān)察到，輸出電壓下降后，BUCK下管的驅動(dòng)信號（藍色線(xiàn)）一直保持為高，時(shí)間超過(guò)了1s。而B(niǎo)UCK上管的驅動(dòng)信號（藍色線(xiàn)）在關(guān)機過(guò)程中正常，如圖 4。
  
圖 3：BUCK 下管驅動(dòng)信號異常              圖 4：BUCK 上管驅動(dòng)信號正常

3.2 關(guān)機時(shí)SRE信號異常
理論分析知，關(guān)機時(shí)SRE信號會(huì )變?yōu)榈碗娖�，BUCK下管的驅動(dòng)信號隨之也會(huì )變?yōu)榈�。而該電源系統關(guān)機時(shí)BUCK下管的驅動(dòng)信號一直保持為高，懷疑為SRE信號異常。
實(shí)測發(fā)現SRE_1B（圖5中的CH1；CH2為SRE_MODE信號；CH3為輸出電壓）在下降過(guò)程中出現了反彈，然后緩慢下降。而SRE_2A（圖6中的CH1；CH2為SRE_MODE信號；CH3為輸出電壓）則沒(méi)有反彈，快速下降到0V。
  
圖 5：SRE_1B 信號異常                      圖 6：SRE_2A 信號正常

進(jìn)一步詳細測試發(fā)現，SRE_1A與SRE_1B在下降過(guò)程中皆有反彈，信號異常；而SRE_2A與 SRE_3A正常。
3.3   SRE 信號異常的原因分析
圖7顯示的是SRE_1B（CH3），V33D（CH2，3.3V）和BPCAP（CH1，1.8V）在關(guān)機時(shí)的波形�？梢杂^(guān)察到，在SRE_1B出現反彈時(shí)，3.3V下降到了2.8V左右，UCD9224進(jìn)入了reset模式。

圖 7：3.3V 與 SRE 信號
根據UCD9224芯片的硬件設計，其供電電壓下降到2.8V時(shí)會(huì )處于reset模式。而其進(jìn)入reset模式后，SRE_1A引腳和SRE_1B引腳變更為高阻態(tài)，SRE_2A引腳和SRE_3A引腳變?yōu)榈碗娖綉B(tài)（被 UCD9224強制拉低到地）。
同時(shí)，由于UCD7232芯片內部對SRE管腳有弱上拉（上拉到3.3V），因此，SRE_1A和SRE_1B的電壓信號會(huì )出現反彈并下降緩慢，而SRE_2A和SRE_3A的電壓信號可以迅速下降到0。

4． 解決措施
考慮到SRE_1A和SRE_1B在UCD9224進(jìn)入reset模式后變?yōu)楦咦钁B(tài)，引腳電壓下降緩慢，因此可以添加下拉電阻以快速拉低上述引腳的電壓。下拉電阻的阻值需要小于3.74Kohm，以保證SRE管腳的殘留電壓低于低電平判定閥值0.9V。
圖8顯示的是添加兩顆下拉電阻（1Kohm）后的關(guān)機波形（CH4為SRE_1A；CH1為SRE_1B；CH3為輸出電壓），負載電流為3A�？梢杂^(guān)察到，SRE_1A和SRE_1B在關(guān)機過(guò)程中沒(méi)有反彈，而是快速下降到0V。因此，輸出電容只通過(guò)負載放電，沒(méi)有負過(guò)沖。

圖 8：添加下拉電阻后的關(guān)機波形圖          圖9：空載關(guān)機時(shí)的輸出電壓波形

5． 常規供電設計的輸出電壓負過(guò)沖
上述電源系統的特殊之處在于采用了3.3V和12V分開(kāi)的供電架構。在該應用中，當關(guān)閉3.3V后，12V還處于穩定狀態(tài)，即SRE_1A和SRE_1B進(jìn)入高阻態(tài)后，UCD7232還正常工作，這讓BUCK下管長(cháng)時(shí)間導通成為了可能。然而，在采用常規供電設計時(shí)，同樣會(huì )存在負過(guò)沖的異常情形。
5.1   常規供電設計及輸出電壓的負過(guò)沖
常規供電架構的設計為3.3V通過(guò)LDO由12V轉換得來(lái)，因此整個(gè)電源系統的輸入電壓只有 12V。圖10顯示的即為采用常規供電架構設計的數字電源系統框圖（局部）。
圖9顯示的是關(guān)閉12V時(shí)的關(guān)機波形（CH1為輸出電壓，CH3為SRE_1B），輸出端空載�？梢杂^(guān)察到，當關(guān)機動(dòng)作發(fā)生后（對應于SRE_1B下降到0的時(shí)刻），由于是空載，輸出電壓幾乎保持不變；經(jīng)過(guò)大約2.8ms后，SRE_1B又上升，此時(shí)，輸出電壓快速下降到0V，并伴隨有負過(guò)沖。

圖 10：常規供電架構設計（局部）
5.2   輸出電壓的負過(guò)沖分析及結論
基于本文之前的分析，懷疑圖9中       SRE_1B下降到0之后的上升依然是因為UCD9224 進(jìn)入reset模式而使SRE_1B變?yōu)楦咦鑼е��；�于此，展開(kāi)測試與分析。
圖11測試了關(guān)機時(shí)12V（CH3），SRE_1B（CH4）和SRE_2A（CH1）的波形�？梢杂^(guān)察到，SRE_1B再次變?yōu)楦叩臅r(shí)刻，SRE_2A依然保持為低。
圖12測試了關(guān)機時(shí)V33D（CH4，3.3V），BPCAP（CH1，1.8V）和SRE_1B（CH3）的波形�？梢杂^(guān)察到SRE_1B再次變高的時(shí)刻，UCD9224的3.3V下降到了2.6V左右，芯片處于reset 模式。
綜合上述信息可知，常規供電架構設計中，空載關(guān)機時(shí)的輸出電壓負過(guò)沖依然是由于 SRE_1A和SRE_1B進(jìn)入了高阻態(tài)導致。為消除該負過(guò)沖，同樣可以在SRE_1A和SRE_1B引腳添加下拉電阻來(lái)完成。

圖11：SRE_1B和SRE_2A引腳的波形           圖12：SRE_1B，3.3V和1.8V的波形
5.3   其它規避措施
在關(guān)機動(dòng)作發(fā)生后，12V電壓逐漸下降，會(huì )首先觸發(fā)欠壓保護（欠壓保護點(diǎn)由軟件設置），系統關(guān)機，DPWM和SRE被拉低，輸出關(guān)閉；隨著(zhù)12V的繼續下降，觸發(fā)UCD7232的欠壓保護，FLT引腳變?yōu)楦�，并上報給UCD9224。圖13完整的顯示了上述過(guò)程。（圖13的CH4為3.3V電壓波形，CH3為SRE_1B引腳信號，CH1為FLT引腳信號）
由該波形可知，SRE_1B再次上升時(shí)，由于UCD7232還處于正常工作狀態(tài)（FLT還為低），因此BUCK下管可以正常導通，造成輸出電壓的負過(guò)沖。如果將系統欠壓保護點(diǎn)設置的略低一些，或減緩3.3V的下降速度，以保證UCD9224進(jìn)入reset模式時(shí)，UCD7232已經(jīng)處于欠壓保護狀態(tài)，則輸出電壓的負過(guò)沖亦可以避免。

圖 13：SRE_1B 與 FLT
為減緩3.3V的下降速度，可使用Dropout電壓較小的LDO，如TPS79333（VDROPOUT=0.18V）。由圖11和圖12對比可知，當前方案下使用的LDO具有較大的Dropout 電壓（6.9V-2.6V=4.3V）。如使用TPS79333，當UCD7232觸發(fā)4.1V欠壓保護停止工作時(shí)，UCD9224仍能得到穩定的3.3V供電，也就避免了進(jìn)入reset模式。

6． 結論
在只關(guān)閉3.3V的應用場(chǎng)景中，輸出端無(wú)論是否帶載，輸出電壓都會(huì )出現負過(guò)沖；而在采用常規供電設計的系統中，關(guān)閉12V時(shí)，如果輸出端空載，同樣會(huì )出現負過(guò)沖問(wèn)題。輸出電壓負過(guò)沖的根因是UCD9224在處于reset模式后，SRE_1A和SRE_1B引腳變?yōu)楦咦钁B(tài)，其電壓有反彈并下降緩慢導致。解決措施是在SRE_1A和SRE_1B引腳各增加一顆下拉電阻。實(shí)測發(fā)現，該解決措施簡(jiǎn)單有效。