于混合電路PCB材質(zhì)選擇及布線(xiàn)注意事項

問(wèn)：在當今無(wú)線(xiàn)通信設備中，射頻部分往往采用小型化的室外單元結構，而室外單元的射頻部分、中頻部分，以及對室外單元進(jìn)行監控的低頻電路部分往往部署在同一PCB上。請問(wèn)，對這樣的PCB布線(xiàn)在材質(zhì)上有何要求?如何防止射頻、中頻以及低頻電路互相之間的干擾?

答：混合電路設計是一個(gè)很大的問(wèn)題，很難有一個(gè)完美的解決方案。一般射頻電路在系統中都作為一個(gè)獨立的單板進(jìn)行布局布線(xiàn)，甚至會(huì )有專(zhuān)門(mén)的屏蔽腔體。而且射頻電路一般為單面或雙面板，電路較為簡(jiǎn)單，所有這些都是為了減少對射頻電路分布參數的影響，提高射頻系統的一致性。相對于一般的FR4材質(zhì)，射頻電路板傾向與采用高Q值的基材，這種材料的介電常數比較小，傳輸線(xiàn)分布電容較小，阻抗高，信號傳輸時(shí)延小。

在混合電路設計中，雖然射頻，數字電路做在同一塊PCB上，但一般都分成射頻電路區和數字電路區，分別布局布線(xiàn)。之間用接地過(guò)孔帶和屏蔽盒屏蔽。

關(guān)于輸入、輸出端接的方式與規則

問(wèn)：現代高速PCB設計中，為了保證信號的完整性，常常需要對器件的輸入或輸出端進(jìn)行端接。請問(wèn)端接的方式有哪些?采用端接的方式是由什么因素決定的?有什么規則?

答：端接(terminal),也稱(chēng)匹配。一般按照匹配位置分有源端匹配和終端匹配。其中源端匹配一般為電阻串聯(lián)匹配，終端匹配一般為并聯(lián)匹配，方式比較多，有電阻上拉，電阻下拉，戴維南匹配，AC匹配，肖特基二極管匹配。匹配采用方式一般由BUFFER特性，拓普情況，電平種類(lèi)和判決方式來(lái)決定，也要考慮信號占空比，系統功耗等。數字電路最關(guān)鍵的是時(shí)序問(wèn)題，加匹配的目的是改善信號質(zhì)量，在判決時(shí)刻得到可以確定的信號。對于電平有效信號，在保證建立、保持時(shí)間的前提下，信號質(zhì)量穩定;對延有效信號，在保證信號延單調性前提下，信號變化延速度滿(mǎn)足要求。

在處理布線(xiàn)密度時(shí)應注意哪些問(wèn)題?

問(wèn)：在電路板尺寸固定的情況下，如果設計中需要容納更多的功能，就往往需要提高PCB的走線(xiàn)密度，但是這樣有可能導致走線(xiàn)的相互干擾增強，同時(shí)走線(xiàn)過(guò)細也使阻抗無(wú)法降低，請問(wèn)在高速(>100MHz)高密度PCB設計中有哪些技巧?

答：在設計高速高密度PCB時(shí)，串擾(crosstalk interference)確實(shí)是要特別注意的，因為它對時(shí)序(timing)與信號完整性(signal integrity)有很大的影響。以下提供幾個(gè)注意的地方： 1.控制走線(xiàn)特性阻抗的連續與匹配。 2.走線(xiàn)間距的大小。一般�？吹降拈g距為兩倍線(xiàn)寬�？梢酝高^(guò)仿真來(lái)知道走線(xiàn)間距對時(shí)序及信號完整性的影響，找出可容忍的最小間距。不同芯片信號的結果可能不同。 3.選擇適當的端接方式。 4.避免上下相鄰兩層的走線(xiàn)方向相同，甚至有走線(xiàn)正好上下重迭在一起，因為這種串擾比同層相鄰走線(xiàn)的情形還大。 5.利用盲埋孔(blind/buried via)來(lái)增加走線(xiàn)面積。但是PCB板的制作成本會(huì )增加。在實(shí)際執行時(shí)確實(shí)很難達到完全平行與等長(cháng)，不過(guò)還是要盡量做到。除此以外，可以預留差分端接和共模端接，以緩和對時(shí)序與信號完整性的影響。

關(guān)于PCB設計中的阻抗匹配問(wèn)題

問(wèn)：在高速PCB設計時(shí)為了防止反射就要考慮阻抗匹配，但由于PCB的加工工藝限制了阻抗的連續性而仿真又仿不到，在原理圖的設計時(shí)怎樣來(lái)考慮這個(gè)問(wèn)題?另外關(guān)于IBIS模型，不知在那里能提供比較準確的IBIS模型庫。我們從網(wǎng)上下載的庫大多數都不太準確，很影響仿真的參考性。

答：在設計高速PCB電路時(shí)，阻抗匹配是設計的要素之一。而阻抗值跟走線(xiàn)方式有絕對的關(guān)系，例如是走在表面層(microstrip)或內層(stripline/double stripline)，與參考層(電源層或地層)的距離，走線(xiàn)寬度，PCB材質(zhì)等均會(huì )影響走線(xiàn)的特性阻抗值。也就是說(shuō)要在布線(xiàn)后才能確定阻抗值。一般仿真軟件會(huì )因線(xiàn)路模型或所使用的數學(xué)算法的限制而無(wú)法考慮到一些阻抗不連續的布線(xiàn)情況，這時(shí)候在原理圖上只能預留一些terminators(端接)，如串聯(lián)電阻等，來(lái)緩和走線(xiàn)阻抗不連續的效應。真正根本解決問(wèn)題的方法還是布線(xiàn)時(shí)盡量注意避免阻抗不連續的發(fā)生。 IBIS模型的準確性直接影響到仿真的結果�；�本上IBIS可看成是實(shí)際芯片I/O buffer等效電路的電氣特性資料，一般可由SPICE模型轉換而得 (亦可采用測量，但限制較多)，而SPICE的資料與芯片制造有絕對的關(guān)系，所以同樣一個(gè)器件不同芯片廠(chǎng)商提供，其SPICE的資料是不同的，進(jìn)而轉換后的IBIS模型內之資料也會(huì )隨之而異。也就是說(shuō)，如果用了A廠(chǎng)商的器件，只有他們有能力提供他們器件準確模型資料，因為沒(méi)有其它人會(huì )比他們更清楚他們的器件是由何種工藝做出來(lái)的。如果廠(chǎng)商所提供的IBIS不準確，只能不斷要求該廠(chǎng)商改進(jìn)才是根本解決之道。

關(guān)于高速PCB設計中的EMC、EMI問(wèn)題

問(wèn)：在高速PCB設計時(shí)我們使用的軟件都只不過(guò)是對設置好的EMC、EMI規則進(jìn)行檢查，而設計者應該從那些方面去考慮EMC、EMI的規則?怎樣設置規則?

答：一般EMI/EMC設計時(shí)需要同時(shí)考慮輻射(radiated)與傳導(conducted)兩個(gè)方面. 前者歸屬于頻率較高的部分(>30MHz)后者則是較低頻的部分(<30MHz). 所以不能只注意高頻而忽略低頻的部分. 一個(gè)好的EMI/EMC設計必須一開(kāi)始布局時(shí)就要考慮到器件的位置, PCB迭層的安排, 重要聯(lián)機的走法, 器件的選擇等, 如果這些沒(méi)有事前有較佳的安排, 事后解決則會(huì )事倍功半, 增加成本. 例如時(shí)鐘產(chǎn)生器的位置盡量不要靠近對外的連接器, 高速信號盡量走內層并注意特性阻抗匹配與參考層的連續以減少反射, 器件所推的信號之斜率(slew rate)盡量小以減低高頻成分, 選擇去耦合(decoupling/bypass)電容時(shí)注意其頻率響應是否符合需求以降低電源層噪聲. 另外, 注意高頻信號電流之回流路徑使其回路面積盡量小(也就是回路阻抗loop impedance盡量小)以減少輻射. 還可以用分割地層的方式以控制高頻噪聲的范圍. 最后, 適當的選擇PCB與外殼的接地點(diǎn)(chassis ground)。

關(guān)于高速差分信號的布線(xiàn)技巧

問(wèn)：在pcb上靠近平行走高速差分信號線(xiàn)對的時(shí)候，在阻抗匹配的情況下，由于兩線(xiàn)的相互耦合，會(huì )帶來(lái)很多好處。但是有觀(guān)點(diǎn)認為這樣會(huì )增大信號的衰減，影響傳輸距離，為什么?我在一些大公司的評估板上看到高速布線(xiàn)有的盡量靠近且平行，而有的卻有意的使兩線(xiàn)距離忽遠忽近，哪一種效果會(huì )更好?我的信號1GHz以上，阻抗為50歐姆。在用軟件計算時(shí)，差分線(xiàn)對也是以50歐姆來(lái)計算嗎?還是以100歐姆來(lái)算?接收端差分線(xiàn)對之間可否加一匹配電阻?

答：會(huì )使高頻信號能量衰減的原因一是導體本身的電阻特性(conductor loss), 包括集膚效應(skin effect), 另一是介電物質(zhì)的dielectric loss。 這兩種因子在電磁理論分析傳輸線(xiàn)效應(transmission line effect)時(shí), 可看出他們對信號衰減的影響程度。 差分線(xiàn)的耦合是會(huì )影響各自的特性阻抗, 變的較小, 根據分壓原理(voltage divider)這會(huì )使信號源送到線(xiàn)上的電壓小一點(diǎn)。 至于, 因耦合而使信號衰減的理論分析我并沒(méi)有看過(guò), 所以我無(wú)法評論。對差分對的布線(xiàn)方式應該要適當的靠近且平行。 所謂適當的靠近是因為這間距會(huì )影響到差分阻抗(differential impedance)的值, 此值是設計差分對的重要參數。 需要平行也是因為要保持差分阻抗的一致性。 若兩線(xiàn)忽遠忽近, 差分阻抗就會(huì )不一致, 就會(huì )影響信號完整性(signal integrity)及時(shí)間延遲(timing delay)。 差分阻抗的計算是 2(Z11 - Z12), 其中, Z11是走線(xiàn)本身的特性阻抗, Z12是兩條差分線(xiàn)間因為耦合而產(chǎn)生的阻抗, 與線(xiàn)距有關(guān)。 所以, 要設計差分阻抗為100歐姆時(shí), 走線(xiàn)本身的特性阻抗一定要稍大于50歐姆。 至于要大多少, 可用仿真軟件算出來(lái)。接收端差分線(xiàn)對間的匹配電阻通常會(huì )加, 其值應等于差分阻抗的值。 這樣信號品質(zhì)會(huì )好些。