電路可靠性 , 亦即電路抗電氣故障的魯棒性(robustness) , 已日益成為IC設計師的關(guān)注點(diǎn)。其中的很多問(wèn)題多年來(lái)已為人所知,有時(shí)人們覺(jué)得可靠性風(fēng)險主要是最新制程世代才會(huì )面臨的問(wèn)題。誠然 , 越小的器件、越細的導線(xiàn)、越薄的柵氧化層越容易受到過(guò)度電性應力（EOS）的影響 , 而新制程世代 , 對特定版圖形狀和圖案也更為敏感。然而 , 如果設計師認為在成熟節點(diǎn)上不存在電路可靠性問(wèn)題的話(huà) , 那他今后的項目(project)很可能會(huì )面臨一些潛在風(fēng)險。

這是為何？

因為即使是在成熟的制程上 , 工程師們也會(huì )從上面不斷榨取性能、功能、面積及其他相關(guān)指標 , 以期獲得更高的投資回報（ROI）。越老的制程的不確定性可能會(huì )越少 , 但每一輪新的設計浪潮都會(huì )因為有不同的應用需求、及環(huán)境條件而引發(fā)新的可靠性問(wèn)題。例如 , 汽車(chē)和醫療相關(guān)應用芯片設計目前是采用成熟制程技術(shù)的新驅動(dòng)力量。這些應用和采用前沿制程的常見(jiàn)消費型應用相比 , 具有完全不同的設計需求及工作環(huán)境。

沒(méi)有一家汽車(chē)廠(chǎng)商會(huì )接受未在嚴格的高溫條件下進(jìn)行了驗證的發(fā)動(dòng)機控制芯片,而醫療廠(chǎng)商所生產(chǎn)的起搏器(pacemaker)則必須在很長(cháng)的壽命期內可靠地工作。

此外 , 還有一些新的電路架構在成熟的節點(diǎn)被首次推出時(shí) , 還尚未被發(fā)明出來(lái)。包含更多模擬電路、更高電壓（比如汽車(chē)上的50V）、更高的頻率還僅僅是電路設計師所面臨的、不斷變化的設計要求中的一部分。

這樣就需要有新的工具和方法 , 來(lái)確保新制程和成熟制程的電路可靠性。例如, 汽車(chē)設備上更高的電壓導致了更高的EOS風(fēng)險 , 因此設計師需要更努力來(lái)確保具有較薄的柵氧化層的數字晶體管不會(huì )連接到50伏的電源上。不僅如此,采用高壓設計的電路也需要增大特定位置上的版圖圖案間間距。

針對這樣設計的驗證 , 我們只需要檢查某些特定區域即可 , 如果將整個(gè)芯片都執行符合高壓設計規則的較大間距DRC檢查 , 則將導致極端保守的設計考慮 , 以及過(guò)大的裸片面積和更高的制造成本。

有限的傳統方法

很多設計團隊采用用戶(hù)生成(user-generated)的標志層(marker layers)或文本點(diǎn)(text points)來(lái)檢查EOS問(wèn)題 , 但這是容易出錯的方法 , 需要設計師人工判定電壓如何在電路節點(diǎn)之間變化、并人工標出需要符合高壓設計規則的正確區域。隨著(zhù)電路功能的密集改版更新 , 標志層(marker layers)是極難保持的。

在芯片設計日益復雜的今天 , 我們也面臨了其他的風(fēng)險：靜電放電（ESD）、閂鎖（latch-up）、電遷移（EM）等已知故障機制不能為標準設計做法所完全防止。

其中電遷移在很多代IC上一直是困擾設計師的問(wèn)題。然而 , 結合了更高驅動(dòng)強度和采用更細導線(xiàn)在14/16nm實(shí)現的FinFET技術(shù) , 成為因電遷移而產(chǎn)生的電路故障的另一個(gè)起因。采用傳統方法進(jìn)行EM檢查 , 將耗費巨大的運算資源 , 需要在整個(gè)芯片的每一個(gè)部分都提取寄生模型、進(jìn)行電流仿真和標注最后結果。常見(jiàn)的16nm/14nm片上系統會(huì )有數十億個(gè)組件 , 想當然耳 , 而進(jìn)行這樣的傳統檢查過(guò)程將非常緩慢 , 是不可接受的。

此外也因為目前所制造的晶體管柵極下的氧化層更薄 , 使得相關(guān)器件更容易受到EOS的影響。更困難的是 , 由于現代省電芯片的設計 , 大多數都采用多電源域(multi-power-domain)的策略 , 意味著(zhù)一個(gè)芯片可能有著(zhù)數十個(gè)不同的電源供電。這種更大的復雜性使得檢查出完整的潛在EOS問(wèn)題變得極度困難。實(shí)際上 , 整個(gè)芯片的EOS檢查超出了以往各種工具所提供的標準電路仿真和驗證方法的能力。

圖1：電路檢查包括去耦電容布局、幾何尺寸匹配及電流密度檢查。

解決老問(wèn)題 , 需要新方法