摘要：借助一個(gè)雙向計時(shí)器的設計電路，以舉例的形式對數字電路設計中3個(gè)方面的常見(jiàn)問(wèn)題進(jìn)行了較為詳盡地分析，并提出了一些見(jiàn)解，即針對控制設計方面在分析了其實(shí)質(zhì)要求的基礎上提出解決問(wèn)題的關(guān)鍵是選取合適的輸入控制信號和正確列出真值表或狀態(tài)表，針對時(shí)序方面通過(guò)比較同步和異步的特點(diǎn)并指出可采用同步的“分頻”和異步的“級聯(lián)”完成設計，而針對引腳方面則解析了一般芯片中幾個(gè)特殊引腳并準確闡述了其所蘊含的不容易被理解的概念。
關(guān)鍵詞：?jiǎn)?wèn)題解析；數字電路設計；控制；時(shí)序；引腳
21世紀是信息化時(shí)代，信息化時(shí)代又被稱(chēng)為數字時(shí)代，而其支撐基礎就是數字電路，因此當前數字電路已被廣泛應用于各個(gè)領(lǐng)域。數字電路是實(shí)現邏輯功能和進(jìn)行各種數字運算的電路，數字電路設計主要包括：分析要求、確定方案、設計電路、組裝調試等步驟。在各個(gè)設計步驟中，必然會(huì )遇到各式各樣的問(wèn)題，下面擬對數字電路設計的一些常見(jiàn)問(wèn)題進(jìn)行解析。

1 常見(jiàn)問(wèn)題解析
文中借助學(xué)生設計的雙向(加減)計時(shí)器，如圖1所示，來(lái)探討電路設計中3個(gè)方面的常見(jiàn)問(wèn)題。

圖1所示的電路可實(shí)現0～30 s雙向(即加減)計時(shí)，這是該電路的優(yōu)點(diǎn)，因為目前常見(jiàn)的多為單向計時(shí)電路，圖2所示為其仿真波形。該電路包括秒脈沖發(fā)生器、計數器、譯碼顯示電路、各種控制電路等幾個(gè)部分組成。具體為：由一個(gè)工作于多諧振蕩模式的NE555產(chǎn)生1 Hz的時(shí)鐘CP，經(jīng)過(guò)時(shí)鐘控制電路去激勵兩個(gè)異步時(shí)序的74LS192開(kāi)始計數，計數輸出給兩個(gè)74LS48進(jìn)行譯碼，最后由2個(gè)七段數碼管完成計時(shí)顯示，而控制部分主要包括：開(kāi)關(guān)K1和RS鎖存器完成計時(shí)開(kāi)始和暫停、聯(lián)動(dòng)開(kāi)關(guān)K2～K5和單穩態(tài)電路完成加減計數時(shí)鐘切換和相應初值設定、LED和限值反饋控制電路完成告警、時(shí)鐘CP控制等。
1．1 控制方面
在設計中，先對電路性能指標要求進(jìn)行分析，然后確立設計方案(或原理框圖)，一般在此基礎上選擇合適的功能器件是很容易搭建出各主要功能模塊的。但是，如何將各功能模塊間正確的“聯(lián)系”起來(lái)最終實(shí)現所有的電路功能，在實(shí)際設計中這往往是一個(gè)令人頭痛的問(wèn)題，相信許多設計者對此都有同感。
這里將此部分稱(chēng)為控制方面的設計問(wèn)題，實(shí)質(zhì)要求為：邏輯上需要用一些信號(稱(chēng)為控制信號)去決定某一個(gè)或一些信號(被控制信號)。對此的解決辦法是：把此部分看作一個(gè)簡(jiǎn)單的邏輯電路(組合邏輯或時(shí)序邏輯)進(jìn)行設計。因此，關(guān)鍵步驟是：選取合適的輸入控制信號和正確列出真值表(對組合邏輯電路而言)或狀態(tài)表(對時(shí)序邏輯電路而言)。
實(shí)際中，一般多屬于組合邏輯情況，即此時(shí)刻輸出狀態(tài)由此時(shí)刻輸入狀態(tài)決定，體現“即時(shí)”控制的內涵。文中就探討屬組合邏輯的控制，且以前述電路中的告警控制和時(shí)鐘控制為例。
1)告警控制
在圖1電路中當正向加計時(shí)到30 s或者反向減計時(shí)到00 s時(shí)要求實(shí)現LED告警功能。

首先，得選取合適的輸入控制信號，從反饋控制的角度一般選擇兩74LS192的計數輸出端(QDQCQBQA)。若對于單向計數告警控制來(lái)講，確實(shí)可以。但是對雙向計數來(lái)講，因為對應于加減計時(shí)的限值30 s和00 s，兩74LS192的計數輸出為“00000011”和“00000000”，可見(jiàn)兩種狀態(tài)下僅高位(十位)片74LS192的QBQA不同，仔細分析僅借助兩74LS192的輸出是不能實(shí)現告警控制的，需再尋找與這兩限值狀態(tài)有關(guān)的信號，不難發(fā)現兩74LS192的初值輸入端(D C B A)可為我們解決問(wèn)題提供幫助。最終，選出高位(十位)片74LS192的計數輸出端QBQA和初值輸入端A作為輸入控制信號。
其次，正確列出真值表，如表1所示。由于LED為共陰極接法，故告警控制輸出為低有效，用表示。
最后，根據表1可得到邏輯表達式為
    
    由(1)式設計的告警控制電路如圖1中虛框部分所示。

2)時(shí)鐘控制
對時(shí)序邏輯電路設計而言時(shí)鐘控制一般都會(huì )涉及的。圖1所示電路中的計時(shí)開(kāi)始／暫停／結束等功能就是通過(guò)控制時(shí)鐘CP的開(kāi)啟與關(guān)閉來(lái)實(shí)現的。圖中由基本RS鎖存器的輸出LRS鎖存器實(shí)現計時(shí)開(kāi)始／暫停前述的告警控制的輸出實(shí)現計時(shí)結束，故選取LRS鎖存器、、時(shí)鐘CP為輸入控制信號，列出真值表如表2所示，其中輸出用L時(shí)鐘控制表示。在列真值表時(shí)如何處理像時(shí)鐘CP這樣高低電平都有的輸入信號可能會(huì )是個(gè)難題，方法就是高低情況都列出。
由表2可得邏輯表達式：
L時(shí)鐘控制=IRS鎖存器·I告警控制·CP (2)
根據(2)式設計的時(shí)鐘控制電路如圖1中虛框部分所示。
最后，再對前述兩例作個(gè)強調：舉告警控制例子旨在介紹輸入控制信號可選取(來(lái)自)任何有幫助的信號，而舉時(shí)鐘控制例子旨在介紹列真值表時(shí)對類(lèi)似CP信號的處理。
1．2 時(shí)序方面
數字電路設計中往往需要對時(shí)序作個(gè)抉擇：是同步還是異步?比較二者，異步的電路結構較同步簡(jiǎn)單，但同步的時(shí)延較異步小、速度快、便于控制。在電路設計中到底采用何種時(shí)序可綜合權衡考慮，當然從便于控制角度，一般多采用同步。
圖1所示電路采用了異步時(shí)序，兩片74LS192間連接比較簡(jiǎn)單，采用類(lèi)似“級聯(lián)”的方法，即直接將低位(個(gè)位)片的進(jìn)位和借位輸出作為高位(十位)片的時(shí)鐘輸入即可。如對異步電路進(jìn)行軟件仿真時(shí)常會(huì )觀(guān)察到毛刺現象，就是由于其時(shí)延較大的原因，這在圖2所示的仿真波形中即可觀(guān)察到。為減少時(shí)延，也可把該電路改為同步時(shí)序，可采用“分頻”的方法實(shí)現，即NE555產(chǎn)生1 Hz的時(shí)鐘信號送低位(個(gè)位)片，同時(shí)對NE555產(chǎn)生1 Hz的時(shí)鐘信號作十分頻送高位(十位)片即可，當然其它相關(guān)的控制電路也需作相應的修改。
無(wú)論是異步的“級聯(lián)”還是同步的“分頻”，仔細分析兩者都在做共同的“工作”：即都在處理類(lèi)似“進(jìn)制”的問(wèn)題，如圖1所示電路中低位片與高位片間為逢十進(jìn)一的“進(jìn)制”。
1．3 引腳方面
只有對IC的引腳嘲作正確的認識，才能很好地使用IC完成電路的設計，下面對一些特殊引腳作些解析。
1)“高／低有效”引腳
“高／低有效”是指當該引腳為高／低電平時(shí)執行某個(gè)規定動(dòng)作或功能。如74LS192的第14引腳(CLR)為“高有效”，即當該引腳為高電平時(shí)執行清零動(dòng)作(功能)；而第11引腳則為“低有效”，即當該引腳為低電平時(shí)執行預置數動(dòng)作或功能。
2)“同步”引腳
“同步”是指當該引腳處于有效電平時(shí)還不能即刻執行規定動(dòng)作或功能，而必須等到時(shí)鐘的有效沿到來(lái)時(shí)才可執行，即要與時(shí)鐘的有效沿同步。
如另一種常用的計數器74LS161的第9引腳即為“同步”引腳，當它處于低有效電平時(shí)，還要等到時(shí)鐘的有效上升沿后才能執行預置數動(dòng)作或功能。
    3)“異步”引腳
“異步”是指該引腳一旦處于有效電平則不必等到時(shí)鐘CP的有效沿到來(lái)就即刻執行規定動(dòng)作或功能，即可不與時(shí)鐘CP的有效沿同步而為異步。
如74LS192的第14引腳(CLR)和第11引腳皆為“異步”引腳，一旦處于其有效電平時(shí)將即刻執行清零和預置數動(dòng)作或功能。

2 結束語(yǔ)
數字電路設計中常會(huì )遇到諸多問(wèn)題，文中借助一個(gè)0～30 s雙向(加減)計時(shí)器電路，采用例解形式對控制、時(shí)序、引腳等幾個(gè)方面的常見(jiàn)問(wèn)題進(jìn)行了解析。