我們常常會(huì )發(fā)現，自己想當然的一些規則或道理往往會(huì )存在一些差錯。電子工程師在電路設計中也會(huì )有這樣的例子。下面是一位工程師總結的八大誤區點(diǎn)。

現象一：這板子的PCB設計要求不高，就用細一點(diǎn)的線(xiàn)，自動(dòng)布

點(diǎn)評：自動(dòng)布線(xiàn)必然要占用更大的PCB面積，同時(shí)產(chǎn)生比手動(dòng)布線(xiàn)多好多倍的過(guò)孔，在批量很大的產(chǎn)品中，PCB廠(chǎng)家降價(jià)所考慮的因素除了商務(wù)因素外，就是線(xiàn)寬和過(guò)孔數量，它們分別影響到PCB的成品率和鉆頭的消耗數量，節約了供應商的成本，也就給降價(jià)找到了理由。

現象二：這些總線(xiàn)信號都用電阻拉一下，感覺(jué)放心些

點(diǎn)評：信號需要上下拉的原因很多，但也不是個(gè)個(gè)都要拉。上下拉電阻拉一個(gè)單純的輸入信號，電流也就幾十微安以下，但拉一個(gè)被驅動(dòng)了的信號，其電流將達毫安級，現在的系統常常是地址數據各32位，可能還有244/245隔離后的總線(xiàn)及其它信號，都上拉的話(huà)，幾瓦的功耗就耗在這些電阻上了。

現象三：CPU和FPGA的這些不用的I/O口怎么處理呢?先讓它空著(zhù)吧，以后再說(shuō)

點(diǎn)評：不用的I/O口如果懸空的話(huà)，受外界的一點(diǎn)點(diǎn)干擾就可能成為反復振蕩的輸入信號了，而MOS器件的功耗基本取決于門(mén)電路的翻轉次數。如果把它上拉的話(huà)，每個(gè)引腳也會(huì )有微安級的電流，所以最好的辦法是設成輸出(當然外面不能接其它有驅動(dòng)的信號)

現象四：這款FPGA還剩這么多門(mén)用不完，可盡情發(fā)揮

點(diǎn)評：FGPA的功耗與被使用的觸發(fā)器數量及其翻轉次數成正比，所以同一型號的FPGA在不同電路不同時(shí)刻的功耗可能相差100倍。盡量減少高速翻轉的觸發(fā)器數量是降低FPGA功耗的根本方法。

現象五：這些小芯片的功耗都很低，不用考慮

點(diǎn)評：對于內部不太復雜的芯片功耗是很難確定的，它主要由引腳上的電流確定，一個(gè)ABT16244，沒(méi)有負載的話(huà)耗電大概不到1毫安，但它的指標是每個(gè)腳可驅動(dòng)60毫安的負載(如匹配幾十歐姆的電阻)，即滿(mǎn)負荷的功耗最大可達60*16=960mA，當然只是電源電流這么大，熱量都落到負載身上了。

現象六：存儲器有這么多控制信號，我這塊板子只需要用OE和WE信號就可以了，片選就接地吧，這樣讀操作時(shí)數據出來(lái)得快多了

點(diǎn)評：大部分存儲器的功耗在片選有效時(shí)(不論OE和WE如何)將比片選無(wú)效時(shí)大100倍以上，所以應盡可能使用CS來(lái)控制芯片，并且在滿(mǎn)足其它要求的情況下盡可能縮短片選脈沖的寬度。

現象七：這些信號怎么都有過(guò)沖啊?只要匹配得好，就可消除了

點(diǎn)評：除了少數特定信號外(如100BASE-T、CML)，都是有過(guò)沖的，只要不是很大，并不一定都需要匹配，即使匹配也并非要匹配得最好。象 TTL的輸出阻抗不到50歐姆，有的甚至20歐姆，如果也用這么大的匹配電阻的話(huà)，那電流就非常大了，功耗是無(wú)法接受的，另外信號幅度也將小得不能用，再說(shuō)一般信號在輸出高電平和輸出低電平時(shí)的輸出阻抗并不相同，也沒(méi)辦法做到完全匹配。所以對TTL、LVDS、422等信號的匹配只要做到過(guò)沖可以接受即可。

現象八：降低功耗都是硬件人員的事，與軟件沒(méi)關(guān)系

點(diǎn)評：硬件只是搭個(gè)舞臺，唱戲的卻是軟件，總線(xiàn)上幾乎每一個(gè)芯片的訪(fǎng)問(wèn)、每一個(gè)信號的翻轉差不多都由軟件控制的，如果軟件能減少外存的訪(fǎng)問(wèn)次數(多使用寄存器變量、多使用內部CACHE等)、及時(shí)響應中斷(中斷往往是低電平有效并帶有上拉電阻)及其它爭對具體單板的特定措施都將對降低功耗作出很大的貢獻。