時(shí)至今日，隨著(zhù)數字輸入輸出端口（I/O）邏輯轉換速率的提高，電源完整性問(wèn)題在電路設計中也變得越來(lái)越重要。I/O的電源完整性問(wèn)題主要源自其開(kāi)關(guān)噪聲對電源及回路的影響，而電源及回路上的噪聲會(huì )引起高速數字系統的邏輯錯誤、電磁輻射、時(shí)序延遲和時(shí)鐘抖動(dòng)等多種問(wèn)題。為了分析I/O系統的電源完整性，需要同時(shí)考慮I/O口特性、電路板參數和仿真工具的運用【5】【6】【7】【10】。而對整個(gè)I/O模塊的通用電路模擬程序（SPICE）模型進(jìn)行仿真，既費時(shí)又費力，因此能夠快速的估算I/O電流消耗對于項目的前期階段尤為重要。本文介紹了兩個(gè)有用的公式可以輕松的估算I/O的平均和最大電流消耗。并以飛思卡爾半導體公司的i.MX6應用處理器為例進(jìn)行了詳細解釋。其估算數據與真實(shí)的SPICE仿真數據相吻合。
介紹
電源完整性對I/O信號有下面幾方面影響：
●信號質(zhì)量：
信號上存在的噪聲是通過(guò)信號轉換參考時(shí)耦合了電源或回路的噪聲帶來(lái)的【8】。
●時(shí)序延遲和抖動(dòng)（推出或推入橫向同步開(kāi)關(guān)輸出噪聲，轉換速率影響）【9】：
I/O接口可分為三級，邏輯級、高速I(mǎi)/O級（時(shí)鐘及其它，如預驅動(dòng)）和末級（驅動(dòng)、接收電路）。從內核邏輯到I/O輸出級，信號會(huì )引入多級延遲。伴隨著(zhù)電壓的波動(dòng)，信號通過(guò)每一級的延遲會(huì )增加或減少。因此一個(gè)邊沿從離開(kāi)內核到它到達I/O口的時(shí)間會(huì )隨著(zhù)電源及回路的噪聲變化而變化。同時(shí)，信號邊沿也可能受電源及回路的噪聲影響變快或變慢。所有這些內部級與末級I/O （驅動(dòng)、接收）可能共用電源回路網(wǎng)絡(luò )也可能不共用。當確定供給電源及回路的噪聲引發(fā)時(shí)序變化時(shí)，需要考慮可能從其它級耦合的噪聲影響。
●功能：
電源及回路上的電壓波動(dòng)會(huì )干擾數據鎖存，從而導致邏輯錯誤、數據丟失、切換失敗甚至發(fā)生系統故障。當噪聲引起信號跌落時(shí)電壓低于最小VIH（輸入高的判決門(mén)限） 或過(guò)沖時(shí)電壓高于最大VIL（輸入低的判決門(mén)限）故障就會(huì )發(fā)生【4】。簡(jiǎn)單地說(shuō)，I/O單元平均電流定義的是它的工作模式，最大電流則是指最大瞬態(tài)峰值電流。芯片I/O模組對電源供電能力的需求依賴(lài)于平均電流值，但計算最大電流也至關(guān)重要。系統可靠性設計需要評估IO的瞬態(tài)電流，使用電源完整性仿真工具進(jìn)行瞬態(tài)電流消耗分析。在項目前期階段快速可靠的分析，有助于節約設計開(kāi)發(fā)周期。
I/O平均電流消耗
根據i.MX6應用處理器的數據手冊【3】，飛思卡爾提供了一個(gè)計算I/O平均電流消耗的公式，如下所示：
Iavg = N x C x V x F, 或者 Iavg = N x C x V x (0.5 x F) (1)
公式中，N代表屬于同一電源域I/O模組的管腳數量。 C代表外部等效容性負載。 V代表I/O模組電壓值。F代表相應I/O模組或接口的時(shí)鐘變化率。0.5xF代表數據變化率，最大值為0.5倍的時(shí)鐘頻率F。
在公式（1）中，lavg單位安培，C單位法拉，V單位伏特，F單位赫茲。
其中關(guān)鍵參數是在特定頻率下的等效容性負載。負載電容的最大可能值依賴(lài)于I/O接口的類(lèi)型（工業(yè)規格需求）或I/O口的工作頻率（I/O的最大驅動(dòng)能力）。
而實(shí)際負載電容可以這樣計算：C = Cio (I/O管腳和封裝的寄生電容) + Cload (傳輸線(xiàn)和遠端輸入電容)
其中Cio參數可以從輸入輸出緩沖器信息規范（IBIS）模型中提取。典型的50歐姆阻抗傳輸線(xiàn)的等效電容是3皮法每英寸（在實(shí)際使用SPICE模型的仿真中會(huì )體現）。
下面舉例說(shuō)明如何估算I/O平均電流。
i.MX6平臺NVCC_LCD電源域顯示接口模組包含29個(gè)管腳，如下圖所示。
根據I/O庫規格書(shū)，每個(gè)I/O工作在100MHZ頻率時(shí)可以驅動(dòng)最大30皮法負載，工作在200MHZ頻率時(shí)可以驅動(dòng)最大15皮法負載。最大驅動(dòng)負載電容值須根據實(shí)際工作頻率來(lái)設置。
當現實(shí)應用工作在1080P@60Hz @ 3.3V時(shí)，時(shí)鐘速率約為170MHz。
在這些條件下，每根數據管腳平均電流最大為：
Iavg (數據I/O) = 15pFx3.3Vx0.5x170MHz = 4.2mA (2)
時(shí)鐘管腳平均電流為:
Iavg (時(shí)鐘I/O) = 15pFx3.3VX170MHz = 8.4mA (3)
通過(guò)公式（2）可以得到在特定頻率下數據IO的最大可能平均電流，每周期翻轉一次。
SPICE仿真時(shí)最大電流的條件是：最佳工藝實(shí)例、最高I/O工作電壓和最高工作溫度。
顯示接口的另外三個(gè)同步、使能信號的數據速率比較低。我們按照三分之一數據線(xiàn)消耗電流來(lái)估算。
復位信號是靜態(tài)的可忽略（有低阻抗負載除外）。
那么Iavg (全部模組) = 24 (數據信號) x 4.2mA+ 1 (時(shí)鐘信號) x 8.4mA+4.2mA (同步、使能信號) =113.4mA (4)
合理的估算是值得推崇的，因為一味的出于安全考慮而過(guò)高地估計電流消耗會(huì )導致電源設計的浪費。
I/O最大電流消耗
下面的公式【1】【2】可以來(lái)計算最大電流：
Imax=nCV/tr
其中：
n代表負載的數量
C 代表負載的電容值
V 代表電源供電電壓
tr 代表輸出信號的上升時(shí)間
同樣在i.MX6的規格書(shū)中可以找到I/O的交流特性參數，如下表所示：
注意：對于IO的配置參數含義，請參考i.MX6應用處理器的參考手冊【3】。
通過(guò)上表可知在ipp_dse=101、快速的轉換速率和15pF負載的測試條件下，最大的tr=1.06ns。
Imax (每個(gè)數據管腳) = 15pFx3.3V/1.06ns = 46.7mA
但是對于液晶顯示器接口的應用，我們不能直接使用每個(gè)管腳的最大電流值乘以總的管腳數量。為了得到合適的估計結果必須考慮實(shí)際的數據時(shí)序及碼型。液晶顯示器的規格書(shū)里可以查到數據傳輸時(shí)序，但不是所有的管腳會(huì )同時(shí)發(fā)生變化。因此我們可以預估僅24根數據管腳可能同時(shí)跳變，那么最大電流計算如下：
Imax (整個(gè)模塊) = 24(數據管腳) x46.7mA = 1120.8mA (7)
是的沒(méi)錯，瞬態(tài)最大電流會(huì )超過(guò)1安培。不要吃驚，請記住這只是以上應用場(chǎng)景下的極限情況，而且并不是對電源供電能力的要求，需要考慮的是電源完整性性能。
結論
不僅對于板級應用，在芯片的設計階段I/O管腳和模組的電源完整性性能也是一項重點(diǎn)考量項目。在芯片設計的前期階段I/O設計團隊也需要在具體設計完成之前提前提供電流消耗的估算結果，這樣才能使整個(gè)芯片各個(gè)模塊的設計配合無(wú)誤。對于更復雜更精確的電流消耗分析需要借助電源完整性仿真工具的幫助。本文中級介紹的兩個(gè)公式可以實(shí)現快速估算I/O的平均和最大電流。飛思卡爾的I/O設計和應用團隊通過(guò)對i.MX系列應用處理器的設計驗證，證實(shí)了公式可以提供相對精確的估算結果。 |
