| 當前位置：首頁(yè)->方案設計 |
|
| PCB Layout中的走線(xiàn)策略 |
|
|
| 文章來(lái)源： 更新時(shí)間：2017/7/3 11:28:00 |
在線(xiàn)咨詢(xún)： |
| |
布線(xiàn)（Layout）是PCB設計工程師最基本的工作技能之一。走線(xiàn)的好壞將直接影響到整個(gè)系統的性能，大多數高速的設計理論也要最終經(jīng)過(guò)Layout得以實(shí)現并驗證，由此可見(jiàn)，布線(xiàn)在高速PCB設計中是至關(guān)重要的。下面將針對實(shí)際布線(xiàn)中可能遇到的一些情況，分析其合理性，并給出一些比較優(yōu)化的走線(xiàn)策略。主要從直角走線(xiàn)，差分走線(xiàn)，蛇形線(xiàn)等三個(gè)方面來(lái)闡述。
1.直角走線(xiàn)直角走線(xiàn)一般是PCB布線(xiàn)中要求盡量避免的情況，也幾乎成為衡量布線(xiàn)好壞的標準之一，那么直角走線(xiàn)究竟會(huì )對信號傳輸產(chǎn)生多大的影響呢？從原理上說(shuō)，直角走線(xiàn)會(huì )使傳輸線(xiàn)的線(xiàn)寬發(fā)生變化，造成阻抗的不連續。其實(shí)不光是直角走線(xiàn)，頓角，銳角走線(xiàn)都可能會(huì )造成阻抗變化的情況。直角走線(xiàn)的對信號的影響就是主要體現在三個(gè)方面：一是拐角可以等效為傳輸線(xiàn)上的容性負載，減緩上升時(shí)間；二是阻抗不連續會(huì )造成信號的反射；三是直角尖端產(chǎn)生的EMI.
傳輸線(xiàn)的直角帶來(lái)的寄生電容可以由下面這個(gè)經(jīng)驗公式來(lái)計算：C=61W（Er）1/2/Z0在上式中，C就是指拐角的等效電容（單位：pF），W指走線(xiàn)的寬度（單位：inch），εr指介質(zhì)的介電常數，Z0就是傳輸線(xiàn)的特征阻抗。舉個(gè)例子，對于一個(gè)4Mils的50歐姆傳輸線(xiàn)（εr為4.3）來(lái)說(shuō)，一個(gè)直角帶來(lái)的電容量大概為0.0101pF，進(jìn)而可以估算由此引起的上升時(shí)間變化量：T10-90%=2.2*C*Z0/2 = 2.2*0.0101*50/2 = 0.556ps通過(guò)計算可以看出，直角走線(xiàn)帶來(lái)的電容效應是極其微小的。
由于直角走線(xiàn)的線(xiàn)寬增加，該處的阻抗將減小，于是會(huì )產(chǎn)生一定的信號反射現象，我們可以根據傳輸線(xiàn)章節中提到的阻抗計算公式來(lái)算出線(xiàn)寬增加后的等效阻抗，然后根據經(jīng)驗公式計算反射系數：ρ=（Zs-Z0）/（Zs+Z0），一般直角走線(xiàn)導致的阻抗變化在7%-20%之間，因而反射系數最大為0.1左右。而且，從下圖可以看到，在W/2線(xiàn)長(cháng)的時(shí)間內傳輸線(xiàn)阻抗變化到最小，再經(jīng)過(guò)W/2時(shí)間又恢復到正常的阻抗，整個(gè)發(fā)生阻抗變化的時(shí)間極短，往往在10ps之內，這樣快而且微小的變化對一般的信號傳輸來(lái)說(shuō)幾乎是可以忽略的。
很多人對直角走線(xiàn)都有這樣的理解，認為尖端容易發(fā)射或接收電磁波，產(chǎn)生EMI，這也成為許多人認為不能直角走線(xiàn)的理由之一。然而很多實(shí)際測試的結果顯示，直角走線(xiàn)并不會(huì )比直線(xiàn)產(chǎn)生很明顯的EMI.也許目前的儀器性能，測試水平制約了測試的精確性，但至少說(shuō)明了一個(gè)問(wèn)題，直角走線(xiàn)的輻射已經(jīng)小于儀器本身的測量誤差。
總的說(shuō)來(lái)，直角走線(xiàn)并不是想象中的那么可怕。至少在GHz以下的應用中，其產(chǎn)生的任何諸如電容，反射，EMI等效應在TDR測試中幾乎體現不出來(lái)，高速PCB設計工程師的重點(diǎn)還是應該放在布局，電源/地設計，走線(xiàn)設計，過(guò)孔等其他方面。當然，盡管直角走線(xiàn)帶來(lái)的影響不是很?chē)乐�，但并不是說(shuō)我們以后都可以走直角線(xiàn)，注意細節是每個(gè)優(yōu)秀工程師必備的基本素質(zhì)，而且，隨著(zhù)數字電路的飛速發(fā)展，PCB工程師處理的信號頻率也會(huì )不斷提高，到10GHz以上的RF設計領(lǐng)域，這些小小的直角都可能成為高速問(wèn)題的重點(diǎn)對象。
2.差分走線(xiàn)差分信號（Differential Signal）在高速電路設計中的應用越來(lái)越廣泛，電路中最關(guān)鍵的信號往往都要采用差分結構設計，什么另它這么倍受青睞呢？在PCB設計中又如何能保證其良好的性能呢？帶著(zhù)這兩個(gè)問(wèn)題，我們進(jìn)行下一部分的討論。何為差分信號？通俗地說(shuō)，就是驅動(dòng)端發(fā)送兩個(gè)等值、反相的信號，接收端通過(guò)比較這兩個(gè)電壓的差值來(lái)判斷邏輯狀態(tài)“0”還是“1”。而承載差分信號的那一對走線(xiàn)就稱(chēng)為差分走線(xiàn)。
差分信號和普通的單端信號走線(xiàn)相比，最明顯的優(yōu)勢體現在以下三個(gè)方面：a.抗干擾能力強，因為兩根差分走線(xiàn)之間的耦合很好，當外界存在噪聲干擾時(shí)，幾乎是同時(shí)被耦合到兩條線(xiàn)上，而接收端關(guān)心的只是兩信號的差值，所以外界的共模噪聲可以被完全抵消。
b.能有效抑制EMI，同樣的道理，由于兩根信號的極性相反，他們對外輻射的電磁場(chǎng)可以相互抵消，耦合的越緊密，泄放到外界的電磁能量越少。
c.時(shí)序定位精確，由于差分信號的開(kāi)關(guān)變化是位于兩個(gè)信號的交點(diǎn)，而不像普通單端信號依靠高低兩個(gè)閾值電壓判斷，因而受工藝，溫度的影響小，能降低時(shí)序上的誤差，同時(shí)也更適合于低幅度信號的電路。目前流行的LVDS（low voltage differential signaling）就是指這種小振幅差分信號技術(shù)。
對于PCB工程師來(lái)說(shuō)，最關(guān)注的還是如何確保在實(shí)際走線(xiàn)中能完全發(fā)揮差分走線(xiàn)的這些優(yōu)勢。也許只要是接觸過(guò)Layout的人都會(huì )了解差分走線(xiàn)的一般要求，那就是“等長(cháng)、等距”。等長(cháng)是為了保證兩個(gè)差分信號時(shí)刻保持相反極性，減少共模分量；等距則主要是為了保證兩者差分阻抗一致，減少反射�！氨M量靠近原則”有時(shí)候也是差分走線(xiàn)的要求之一。但所有這些規則都不是用來(lái)生搬硬套的，不少工程師似乎還不了解高速差分信號傳輸的本質(zhì)。下面重點(diǎn)討論一下PCB差分信號設計中幾個(gè)常見(jiàn)的誤區。
誤區一：認為差分信號不需要地平面作為回流路徑，或者認為差分走線(xiàn)彼此為對方提供回流途徑。造成這種誤區的原因是被表面現象迷惑，或者對高速信號傳輸的機理認識還不夠深入。從圖1-8-15的接收端的結構可以看到，晶體管Q3，Q4的發(fā)射極電流是等值，反向的，他們在接地處的電流正好相互抵消（I1=0），因而差分電路對于類(lèi)似地彈以及其它可能存在于電源和地平面上的噪音信號是不敏感的。地平面的部分回流抵消并不代表差分電路就不以參考平面作為信號返回路徑，其實(shí)在信號回流分析上，差分走線(xiàn)和普通的單端走線(xiàn)的機理是一致的，即高頻信號總是沿著(zhù)電感最小的回路進(jìn)行回流，最大的區別在于差分線(xiàn)除了有對地的耦合之外，還存在相互之間的耦合，哪一種耦合強，那一種就成為主要的回流通路，圖1-8-16是單端信號和差分信號的地磁場(chǎng)分布示意圖。
在PCB電路設計中，一般差分走線(xiàn)之間的耦合較小，往往只占10~20%的耦合度，更多的還是對地的耦合，所以差分走線(xiàn)的主要回流路徑還是存在于地平面。當地平面發(fā)生不連續的時(shí)候，無(wú)參考平面的區域，差分走線(xiàn)之間的耦合才會(huì )提供主要的回流通路，見(jiàn)圖1-8-17所示。盡管參考平面的不連續對差分走線(xiàn)的影響沒(méi)有對普通的單端走線(xiàn)來(lái)的嚴重，但還是會(huì )降低差分信號的質(zhì)量，增加EMI，要盡量避免。也有些設計人員認為，可以去掉差分走線(xiàn)下方的參考平面，以抑制差分傳輸中的部分共模信號，但從理論上看這種做法是不可取的，阻抗如何控制？不給共模信號提供地阻抗回路，勢必會(huì )造成EMI輻射，這種做法弊大于利。
誤區二：認為保持等間距比匹配線(xiàn)長(cháng)更重要。在實(shí)際的PCB布線(xiàn)中，往往不能同時(shí)滿(mǎn)足差分設計的要求。由于管腳分布，過(guò)孔，以及走線(xiàn)空間等因素存在，必須通過(guò)適當的繞線(xiàn)才能達到線(xiàn)長(cháng)匹配的目的，但帶來(lái)的結果必然是差分對的部分區域無(wú)法平行，這時(shí)候我們該如何取舍呢？在下結論之前我們先看看下面一個(gè)仿真結果。
從上面的仿真結果看來(lái)，方案1和方案2波形幾乎是重合的，也就是說(shuō)，間距不等造成的影響是微乎其微的，相比較而言，線(xiàn)長(cháng)不匹配對時(shí)序的影響要大得多（方案3）。再從理論分析來(lái)看，間距不一致雖然會(huì )導致差分阻抗發(fā)生變化，但因為差分對之間的耦合本身就不顯著(zhù)，所以阻抗變化范圍也是很小的，通常在10%以?xún)�，只相當于一個(gè)過(guò)孔造成的反射，這對信號傳輸不會(huì )造成明顯的影響。而線(xiàn)長(cháng)一旦不匹配，除了時(shí)序上會(huì )發(fā)生偏移，還給差分信號中引入了共模的成分，降低信號的質(zhì)量，增加了EMI.
可以這么說(shuō)，PCB差分走線(xiàn)的設計中最重要的規則就是匹配線(xiàn)長(cháng)，其它的規則都可以根據設計要求和實(shí)際應用進(jìn)行靈活處理。
誤區三：認為差分走線(xiàn)一定要靠的很近。讓差分走線(xiàn)靠近無(wú)非是為了增強他們的耦合，既可以提高對噪聲的免疫力，還能充分利用磁場(chǎng)的相反極性來(lái)抵消對外界的電磁干擾。雖說(shuō)這種做法在大多數情況下是非常有利的，但不是絕對的，如果能保證讓它們得到充分的屏蔽，不受外界干擾，那么我們也就不需要再讓通過(guò)彼此的強耦合達到抗干擾和抑制EMI的目的了。如何才能保證差分走線(xiàn)具有良好的隔離和屏蔽呢？增大與其它信號走線(xiàn)的間距是最基本的途徑之一，電磁場(chǎng)能量是隨著(zhù)距離呈平方關(guān)系遞減的，一般線(xiàn)間距超過(guò)4倍線(xiàn)寬時(shí)，它們之間的干擾就極其微弱了，基本可以忽略。此外，通過(guò)地平面的隔離也可以起到很好的屏蔽作用，這種結構在高頻的（10G以上）IC封裝PCB設計中經(jīng)常會(huì )用采用，被稱(chēng)為CPW結構，可以保證嚴格的差分阻抗控制（2Z0），如圖1-8-19.
差分走線(xiàn)也可以走在不同的信號層中，但一般不建議這種走法，因為不同的層產(chǎn)生的諸如阻抗、過(guò)孔的差別會(huì )破壞差模傳輸的效果，引入共模噪聲。此外，如果相鄰兩層耦合不夠緊密的話(huà)，會(huì )降低差分走線(xiàn)抵抗噪聲的能力，但如果能保持和周?chē)呔�(xiàn)適當的間距，串擾就不是個(gè)問(wèn)題。在一般頻率（GHz以下），EMI也不會(huì )是很?chē)乐氐膯?wèn)題，實(shí)驗表明，相距500Mils的差分走線(xiàn)，在3米之外的輻射能量衰減已經(jīng)達到60dB，足以滿(mǎn)足FCC的電磁輻射標準，所以設計者根本不用過(guò)分擔心差分線(xiàn)耦合不夠而造成電磁不兼容問(wèn)題。
3.蛇形線(xiàn)蛇形線(xiàn)是Layout中經(jīng)常使用的一類(lèi)走線(xiàn)方式。其主要目的就是為了調節延時(shí)，滿(mǎn)足系統時(shí)序設計要求。設計者首先要有這樣的認識：蛇形線(xiàn)會(huì )破壞信號質(zhì)量，改變傳輸延時(shí)，布線(xiàn)時(shí)要盡量避免使用。但實(shí)際設計中，為了保證信號有足夠的保持時(shí)間，或者減小同組信號之間的時(shí)間偏移，往往不得不故意進(jìn)行繞線(xiàn)。那么，蛇形線(xiàn)對信號傳輸有什么影響呢？走線(xiàn)時(shí)要注意些什么呢？其中最關(guān)鍵的兩個(gè)參數就是平行耦合長(cháng)度（Lp）和耦合距離（S），如圖1-8-21所示。很明顯，信號在蛇形走線(xiàn)上傳輸時(shí)，相互平行的線(xiàn)段之間會(huì )發(fā)生耦合，呈差模形式，S越小，Lp越大，則耦合程度也越大�？赡軙�(huì )導致傳輸延時(shí)減小，以及由于串擾而大大降低信號的質(zhì)量，其機理可以參考第三章對共模和差模串擾的分析。下面是給Layout工程師處理蛇形線(xiàn)時(shí)的幾點(diǎn)建議：1.盡量增加平行線(xiàn)段的距離（S），至少大于3H，H指信號走線(xiàn)到參考平面的距離。通俗的說(shuō)就是繞大彎走線(xiàn)，只要S足夠大，就幾乎能完全避免相互的耦合效應。
2.減小耦合長(cháng)度Lp，當兩倍的Lp延時(shí)接近或超過(guò)信號上升時(shí)間時(shí)，產(chǎn)生的串擾將達到飽和。
3.帶狀線(xiàn)（Strip-Line）或者埋式微帶線(xiàn)（Embedded Micro-strip）的蛇形線(xiàn)引起的信號傳輸延時(shí)小于微帶走線(xiàn)（Micro-strip）。理論上，帶狀線(xiàn)不會(huì )因為差模串擾影響傳輸速率。
4.高速以及對時(shí)序要求較為嚴格的信號線(xiàn)，盡量不要走蛇形線(xiàn)，尤其不能在小范圍內蜿蜒走線(xiàn)。
5.可以經(jīng)常采用任意角度的蛇形走線(xiàn)，如圖1-8-20中的C結構，能有效的減少相互間的耦合。
6.高速PCB設計中，蛇形線(xiàn)沒(méi)有所謂濾波或抗干擾的能力，只可能降低信號質(zhì)量，所以只作時(shí)序匹配之用而無(wú)其它目的。
7.有時(shí)可以考慮螺旋走線(xiàn)的方式進(jìn)行繞線(xiàn)，仿真表明，其效果要優(yōu)于正常的蛇形走線(xiàn)。 |
| |
|
|
|
|
|
| |
|
| |
|
|
