對處于惡劣環(huán)境中的外部接口需要予以電流隔離，以增強安全性、功能性或是抗擾能力。這包括工業(yè)測量和控制所用數據采集模塊當中的模擬前端，以及處理節點(diǎn)之間的數字接口。
在過(guò)去，最多數Mb的帶寬對轉換器接口或工業(yè)背板就足夠了，所以使用光耦合器便能對串行外設接口(SPI)或RS-485之類(lèi)的協(xié)議進(jìn)行隔離。數字隔離器改善了此類(lèi)隔離接口的安全性、性能和可靠性，并且提供集成式隔離和I/O。然而，工業(yè)4.0和物聯(lián)網(wǎng) (IoT)這類(lèi)趨勢要求以更高的速度與精度進(jìn)行更為普及的測量與控制，因而越來(lái)越需要更大的帶寬。
電流隔離的需求也隨之激增，因為有更多與物理域進(jìn)行的數字互動(dòng)需要避免電機和電力系統、操作員、靜電放電、以及諸如雷擊所造成的浪涌等外部因素所帶來(lái)的影響。精密測量可能也需要與噪聲源（像是更為局部的微型電力電路和高速數字處理等）隔離。
低壓差分信號傳輸(LVDS)是一種在更高性能轉換器和高帶寬 FPGA或ASIC I/O中常用的高速接口。差分信號傳輸對于外部電磁干擾(EMI)具有很強的抑制能力（因為反相與同相信號之間的互相耦合所致），同時(shí)也相應地可以將任何因為L(cháng)VDS信號傳輸所造成的EMI最小化。在LVDS接口上增加隔離是一種透明解決方案，可以將其插入高速和精密測量以及控制應用的現有信號鏈當中。
當今有哪些選擇？
對于轉換器和處理器接口的電流隔離，同光耦合器相比，標準數字隔離器是快得多、魯棒且更為可靠的解決方案。然而，支持高速或精密轉換器的典型LVDS數據速率為數百 Mbps，但最快速的標準數字隔離器最多支持150 Mbps。
為了支持更高帶寬的隔離，系統設計者當前已轉向定制化設計密集型解決方案，像是解串行化或利用變壓器、電容器的分離方案。這些方案會(huì )增加成本與設計時(shí)間，解串行化方案甚至可能需要外加一組簡(jiǎn)單的FPGA，其目的僅僅是為了實(shí)現隔離功能。變壓器和電容器需要對LVDS信號加以謹慎的信號調理，由此得到的應用和數據速率特定的解決方案將需要交流平衡編碼。進(jìn)一步的解決方案是使用光纖通信鏈路，但考慮到成本和更高的復雜度，這更適合于數Gb的需求。圖1所示為高速隔離的各種方案選擇，以?xún)r(jià)值主張（依據設計的難易和成本）相對于方案的最大速度所繪制。
圖1. 隔離器實(shí)施的價(jià)值主張與隔離器速度的關(guān)系
作為對比（如圖2所示），ADI 公司已經(jīng)推出了一系列直接可用的LVDS隔離器：ADN4650/ADN4651/ADN4652，采用針對高達 600Mbps速率而增強的iCoupler®技術(shù)。除了TIA/EIA-644-A LVDS兼容I/O之外，其完整的隔離器信號鏈是全差分式，實(shí)現了高抗擾能力及低輻射的解決方案。它提供兩個(gè)隔離式LVDS通道，一個(gè)發(fā)射一個(gè)接收（ADN4651，ADN4652相反），或是兩個(gè)發(fā)射或接收(ADN4650)。內部高速電路以2.5 V電壓工作，工業(yè)系統中可能沒(méi)有這種供電軌，因此其內置圖3所示的低壓差穩壓器(LDO)以支持單一寬體SOIC解決方案，即使采用3.3 V電源供電也無(wú)妨。
圖2. ADN4651 600 Mbps LVDS隔離器框圖
新型LVDS隔離器是否是直接可用的解決方案？
為了保證這些LVDS隔離器能夠插入轉換器至處理器的接口中，或是以高達600 Mbps運行的處理器內鏈路中，ADN465x系列有著(zhù)超低抖動(dòng)的精密時(shí)序。這點(diǎn)相當重要，因為在600 Mbps下，單位間隔（UI，例如位時(shí)間）只有1.6 ns，因此邊緣上的抖動(dòng)必須非常小，以便接收器件有足夠的時(shí)間去對位進(jìn)行采樣。ADN465x的典型總抖動(dòng)為70 ps，或在600 Mbps下小于5% UI，假設誤碼率為1×10-12。
如何量化抖動(dòng)？
查看抖動(dòng)的最基本方法是用差分探針去測量LVDS信號對，并且上升沿和下降沿上均要觸發(fā)，示波器設定為無(wú)限持續。這意味著(zhù)高至低和低至高的躍遷會(huì )相互迭加，因此可以測量交越點(diǎn)。交越寬度對應于峰峰值抖動(dòng)或截至目前所測得的時(shí)間間隔誤差 (TIE)（比較圖3所示的眼圖和直方圖）。有一些抖動(dòng)是隨機來(lái)源 (像是熱噪聲)所導致，此隨機抖動(dòng)(RJ)意味著(zhù)示波器上所看到的峰峰值抖動(dòng)會(huì )受到運行時(shí)間的限制；隨著(zhù)運行時(shí)間增加，直方圖上的尾巴會(huì )升高。
圖3. ADN4651的眼圖和直方圖
相比之下，確定性抖動(dòng)(DJ)的來(lái)源是有界限的，例如脈沖偏斜所導致的抖動(dòng)、數據速率相關(guān)抖動(dòng)(DDJ)和符碼間干擾(ISI)。脈沖偏斜源于高至低與低至高傳播延遲之間的差異。這可以通過(guò)偏移交越實(shí)現可視化，即在0 V時(shí)，兩個(gè)邊沿分開(kāi)（很容易通過(guò)圖3 中直方圖內的分隔看出來(lái)）。DDJ源于不同工作頻率時(shí)的傳播延遲差異，而ISI源于前一躍遷頻率對當前躍遷的影響（邊沿時(shí)序在一連串的1秒或0秒與1010模式碼之后通常會(huì )有所不同）。
為了完整地估算特定誤碼率下的總抖動(dòng)(TJ@BER)，RJ與DJ可以依據測量得到的TIE分布所適配的模型來(lái)計算。此類(lèi)模型中的一種是雙狄拉克模型，它假設高斯隨機分布與雙狄拉克δ函數卷積（兩個(gè)狄拉克δ函數之間的分隔距離對應于確定性抖動(dòng)）。對于具有明顯確定性抖動(dòng)的TIE分布而言，該分布在視覺(jué)上近似于此模型。有一項困難是某些確定性抖動(dòng)會(huì )對高斯分量帶來(lái)影響，亦即雙狄拉克函數可能低估確定性抖動(dòng)，高估隨機抖動(dòng)。然而，兩者結合仍能精確估計特定誤碼率下的總抖動(dòng)。
RJ規定為高斯分布模型中的1 σ rms值，若要推斷更長(cháng)的運行長(cháng)度（低BER），只需選擇適當的多σ，使其沿著(zhù)分布的尾端移動(dòng)足夠長(cháng)的距離（1×10-12位錯誤需要14 σ）即可。接著(zhù)加入DJ以提供TJ@BER的估計值。對于信號鏈中的多個(gè)元件，與其增加會(huì )導致高估抖動(dòng)的多個(gè)TJ值，不如將RJ值進(jìn)行幾何加總，將DJ值進(jìn)行代數加總，這樣將能針對完整的信號鏈提供更為合理的完整 TJ@BER估計。
ADN4651的RJ、DJ和TJ@BER全都是分別指定的，依據多個(gè)單元的統計分析提供各自的最大值，藉以確保這些抖動(dòng)值在電源、溫度和工藝變化范圍內都能維持。
不同LVDS接口如何仰賴(lài)精密數據躍遷？
典型接收器可以容許10%至20% UI的抖動(dòng)，舉例來(lái)說(shuō)，利用 ADN465x隔離外部LVDS端口將能使工業(yè)背板在PLC與I/O模塊間的纜線(xiàn)上安全地延伸。最大纜線(xiàn)距離取決于容許數據速率、纜線(xiàn)結構以及連接器類(lèi)型，但在較低數據速率（例如200 Mbps）且使用高速連接器和適當的屏蔽雙絞線(xiàn)時(shí)，數米纜線(xiàn)長(cháng)度是有可能實(shí)現的。
模數轉換器(ADC)接口通常利用LVDS進(jìn)行信號源同步數據發(fā)送。這意味著(zhù)LVDS時(shí)鐘會(huì )與其他LVDS通道上的一個(gè)或多個(gè)數據位流 并行發(fā)送。ADN4650的低通道間和器件間偏斜（分別為≤300 ps 和≤500 ps）對此很有利。這些偏斜值說(shuō)明了多個(gè)通道上的高至低(或低至高)傳播延遲之間的最大差異，從統計意義上保證了所有ADN4650器件在電源、溫度和工藝變化范圍內的性能。在上升和下降時(shí)鐘沿上均進(jìn)行數據傳輸以實(shí)現雙倍數據速率(DDR) 時(shí)（某些轉換器會(huì )利用DDR來(lái)提高輸出帶寬），≤100 ps的低脈 沖偏斜支持時(shí)鐘同步。
圖4. 用于A(yíng)D7960和SDP-H1的ADN4651隔離電路
ADC采樣時(shí)鐘可能需要加以隔離，以便將使用外部時(shí)鐘源的模 擬前端成功地完全隔離；舉例來(lái)說(shuō)，為一組多重數據采集通道 同時(shí)提供時(shí)鐘信號。這對任何隔離器來(lái)說(shuō)都是挑戰，因為時(shí) 鐘上的任何抖動(dòng)都會(huì )直接增加到孔徑抖動(dòng)上，進(jìn)而降低測量質(zhì) 量。同時(shí)鐘源一樣，LVDS信號鏈中用于時(shí)鐘分配的器件，例如 扇出緩沖器，通常都會(huì )將此抖動(dòng)規定為加性相位抖動(dòng)。這意味 著(zhù)輸入時(shí)鐘的相位噪聲會(huì )與輸出時(shí)鐘的相位噪聲進(jìn)行比較，并 將其差值在相關(guān)頻率范圍（一般為12 kHz至20 MHz）上進(jìn)行積 分。ADN465x系列本質(zhì)上屬于集成隔離功能的LVDS緩沖器，所 以同樣的觀(guān)點(diǎn)也適用于分析對ADC采樣的影響。使用ADN465x 時(shí)，確保典型加性相位抖動(dòng)只有376 fs，這樣即使增加電流隔 離，也能維持原始測量質(zhì)量，因為增加隔離可以消除處理器端 數字電路中的噪聲。
在采樣時(shí)鐘被隔離的情況下，600 Mbps的無(wú)錯誤傳輸、與300 MHz 時(shí)鐘同步以及最高ADC性能和分辨率，已經(jīng)通過(guò)參考電路 CN-0388中的AD7960（18位、5 MSPS、SAR ADC）加以驗證，如 圖4所示。利用能夠透明隔離模擬前端的轉接卡，將ADC電路板 與高速SDP-H1評估平臺之間的現有ADC評估平臺進(jìn)行隔離。軟 件沒(méi)有更動(dòng)，利用精密模擬信號源對數據手冊規格所做的評估 確認其具有與非隔離平臺相同的性能。
還有哪些應用可以使用LVDS隔離？
隔離式模擬前端或隔離式工業(yè)背板是兩個(gè)很有用的應用范例， 可以很好地展示LVDS隔離所提供的機會(huì )，但此技術(shù)還有很多其 他應用。送到平板顯示器的視頻信號通常使用LVDS信號，而 HDMI®信號使用類(lèi)似的差分信號共模邏輯(CML)。這些通常不需要隔離，但是對于醫療成像或工業(yè)PC中的外部顯示端口之類(lèi)的 應用而言，電流隔離可以保護人體或設備。
