在工作中經(jīng)常會(huì )遇到有人問(wèn)什么是高速電路，或者在設計高速電路的時(shí)候需要注意什么。每當遇到這種問(wèn)題就頭腦發(fā)懵，其實(shí)不同的產(chǎn)品、不同的人對其都有不同的理解。今天簡(jiǎn)單總結一下最基本的一些概念包括對高速電路的理解、什么是信號完整性還有信號的帶寬等。

一、高速電路的定義

本人從各種資料和書(shū)中看到許多關(guān)于高速電路的定義，可能不同的產(chǎn)品對于高速信號的定義不同，具體還要看設計的產(chǎn)品類(lèi)型，簡(jiǎn)單整理主要有以下幾種：

1.是指由于信號的高速變化使電路中的模擬特性，如導線(xiàn)的電感、電容等發(fā)生作用的電路。
2.信號工作頻率超過(guò)50MHz，并且在這個(gè)頻率之上的電路已經(jīng)占到了整個(gè)電子系統相當的分量。
3.根據信號的上升沿和下降沿的時(shí)間來(lái)定義。
4.大家通常比較熟悉的DDR、Serdes、UFS等一些上G傳輸速率的layout等

二、信號完整性問(wèn)題

信號完整性要求就是信號從發(fā)送端到互連傳輸過(guò)程中以正確的時(shí)序、幅度及相位到達接受端，并且接受端能正常的工作，或者可以說(shuō)信號在互連傳輸中能很好的保持時(shí)域和頻域的特性。通常還有以下兩種定義：

1.當信號的邊沿時(shí)間小于4-6倍的互連傳輸時(shí)延，需要考慮信號的完整性問(wèn)題。
2.當線(xiàn)傳播時(shí)延大于驅動(dòng)端的上升沿或下降沿將會(huì )引起傳輸的非預期的結果。
3.下面在簡(jiǎn)單說(shuō)下時(shí)域和頻域的關(guān)系，因為當初本人接觸到這兩個(gè)概念是一頭霧水，很懵：

以上資料主要參考《Cadence 高速電路設計》、《ANSYS信號完整性分析與仿真實(shí)例》
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