設計人員有各種模數轉換器(ADC)可以選擇，數字數據輸出類(lèi)型是選擇過(guò)程中需要考慮的一項重要參數。目前，高速轉換器三種最常用的數字輸出是互補金屬氧化物半導體(CMOS)、低壓差分信號(LVDS)和電流模式邏輯(CML)。
ADC中每種數字輸出類(lèi)型都各有優(yōu)劣，設計人員應根據特定應用仔細考慮。這些因素取決于A(yíng)DC的采樣速率和分辨率、輸出數據速率、系統設計的電源要求，以及其他因素。
本文將討論每種輸出類(lèi)型的電氣規格，及其適合特定應用的具體特點(diǎn)。我們將從物理實(shí)現、效率以及最適合每種類(lèi)型的應用這些方面來(lái)對比這些不同類(lèi)型的輸出。

CMOS數字輸出驅動(dòng)器
在采樣速率小于200 Msps (ms/sec)的ADC中，CMOS是很常見(jiàn)的數字輸出。典型的CMOS驅動(dòng)器由兩個(gè)晶體管（一個(gè)NMOS和一個(gè)PMOS）組成，連接在電源(VDD)和地之間，如圖1a所示。這種結構會(huì )導致輸出反轉，因此，可以采用圖1b所示的背對背結構作為替代方法，避免輸出反轉。
輸出為低阻抗時(shí)，CMOS輸出驅動(dòng)器的輸入為高阻抗。在驅動(dòng)器的輸入端，由于柵極與導電材料之間經(jīng)柵極氧化層隔離，兩個(gè)CMOS晶體管的柵極阻抗極高。輸入端阻抗范圍可達k?至M?級。
在驅動(dòng)器輸出端，阻抗由漏電流ID控制，該電流通常較小。此時(shí)，阻抗通常小于幾百?。CMOS的電平擺幅大約在VDD和地之間，因此可能會(huì )很大，具體取決于VDD幅度。


圖1：典型CMOS數字輸出驅動(dòng)器

由于輸入阻抗較高，輸出阻抗較低，CMOS的優(yōu)勢之一在于通�？梢杂靡粋�(gè)輸出驅動(dòng)多個(gè)CMOS輸入。
CMOS的另一個(gè)優(yōu)勢是低靜態(tài)電流。唯一出現較大電流的情況是CMOS驅動(dòng)器上發(fā)生切換時(shí)。無(wú)論驅動(dòng)器處于低電平（拉至地）還是高電平（拉至VDD），驅動(dòng)器中的電流都極小。但是，當驅動(dòng)器從低電平切換到高電平或從高電平切換到低電平時(shí)，VDD與地之間會(huì )暫時(shí)出現低阻抗路徑。該瞬態(tài)電流是轉換器速度超過(guò)200MSPS時(shí)，輸出驅動(dòng)器中采用其他技術(shù)的主要原因。
另一個(gè)原因是轉換器的每一位都需要CMOS驅動(dòng)器。如果轉換器有14位，就需要14個(gè)CMOS輸出驅動(dòng)器來(lái)傳輸每一位。一般會(huì )有一個(gè)以上的轉換器置于單個(gè)指定封裝，常見(jiàn)為八個(gè)。
采用CMOS技術(shù)時(shí)，意味著(zhù)數據輸出需要高達112個(gè)輸出引腳。從封裝角度來(lái)看，這不太可能實(shí)現，而且還會(huì )產(chǎn)生高功耗，并使電路板布局變得更加復雜。為了解決這些問(wèn)題，我們引入了使用LVDS的接口。

LVDS數字輸出驅動(dòng)器
與CMOS技術(shù)相比，LVDS具備一些明顯優(yōu)勢。它可以在低電壓信號（約350mV）下工作，并且為差分而非單端。低壓擺幅具有較快的切換時(shí)間，可以減少EMI問(wèn)題。
差分這一特性可以帶來(lái)共模抑制的好處。這意味著(zhù)耦合到信號的噪聲對兩個(gè)信號路徑均為共模，大部分都可被差分接收器消除。
LVDS中的阻抗必須更加嚴格控制。在LVDS中，負載阻抗應約為100?，通常通過(guò)LVDS接收器上的并聯(lián)端接電阻實(shí)現。此外，LVDS信號還應采用受控阻抗傳輸線(xiàn)進(jìn)行傳輸。差分阻抗保持在100?時(shí)，所需的單端阻抗為50?。圖2所示為典型LVDS輸出驅動(dòng)器。

圖2：典型LVDS輸出驅動(dòng)器

如圖2中LVDS輸出驅動(dòng)器拓撲結構所示，電路工作會(huì )在輸出電源產(chǎn)生固定直流負載電流。這可以避免輸出邏輯狀態(tài)躍遷時(shí)典型CMOS輸出驅動(dòng)器中出現的電流尖峰。電路中的標稱(chēng)拉電流/灌電流設為3.5mA，使得端接電阻100?時(shí)典型輸出電壓擺幅為350mV。電路的共模電平通常設為1.2V，兼容3.3V、2.5V和1.8V電源電壓。
有兩種書(shū)面標準可用來(lái)定義LVDS接口。最常用的標準之一是ANSI/TIA/EIA-644規格，標題為《低壓差分信號(LVDS)接口電路的電氣特性》。另一種是IEEE標準1596.3，標題為《可擴展一致性接口(SCI)的低壓差分信號IEEE標準》。
LVDS需要多加注意信號路由的物理布局，但在采樣速率達到200MSPS或更高時(shí)可以為轉換器提供許多優(yōu)勢。LVDS的恒定電流使得許多輸出都能受到驅動(dòng)，無(wú)需CMOS要求的大量電流吸取。
此外，LVDS還能以雙倍數據速率(DDR)模式工作，其中兩個(gè)數據位可以通過(guò)同一個(gè)LVDS輸出驅動(dòng)器。與CMOS相比，可以減少一半的引腳數。
同時(shí)，還降低了等量數據輸出的功耗。對轉換器數據輸出而言，LVDS確實(shí)相比CMOS具有諸多優(yōu)勢，但也和CMOS一樣存在一些限制。隨著(zhù)轉換器分辨率的增加，LVDS接口所需的數據輸出量會(huì )變得更難針對PCB布局進(jìn)行管理。而且，轉換器的采樣率最終會(huì )使接口所需的數據速率超出LVDS的能力。

CML輸出驅動(dòng)器
轉換器數字輸出接口的最新趨勢是使用具有電流模式邏輯(CML)輸出驅動(dòng)器的串行接口。通常，高分辨率（≥14位）、高速(≥200 Msps)和需要小型封裝與低功耗的轉換器會(huì )使用這些類(lèi)型的驅動(dòng)器。CML輸出驅動(dòng)器用在JESD204接口，這種接口目前用于最新轉換器。
采用具有JESD204接口的CML驅動(dòng)器后，轉換器輸出端的數據速率可達12Gbps（當前版本JESD204B規格）。此外，需要的輸出引腳數也會(huì )大幅減少。時(shí)鐘內置于8b/10b編碼數據流，因此無(wú)需傳輸獨立時(shí)鐘信號。
數據輸出引腳數量也得以減少，最少只需兩個(gè)。由于轉換器的分辨率、速度和通道數增加，數據輸出引腳的數量可調整到適應所需的更高吞吐量。但是，由于CML驅動(dòng)器采用的接口通常為串行接口，引腳數的增加與CMOS或LVDS相比要小得多。（CMOS或LVDS中傳輸的數據為并行數據，需要的引腳數多得多。）
表1所示為采用80Msps轉換器的三種不同接口，轉換器具有各種通道數和位分辨率。在CMOS和LVDS輸出中，數據用作每個(gè)通道數據的同步時(shí)鐘，使用CML輸出時(shí)，JESD204數據傳輸的最大數據速率為3.2Gbps。察看該表可以發(fā)現，CML的優(yōu)勢十分明顯，引腳數大大較少。


表1：引腳數比較 - 80Msps ADC
CML驅動(dòng)器用于串行數據接口，因此，所需引腳數要少得多。圖3所示為用于具有JESD204接口或類(lèi)似數據輸出的轉換器的典型CML驅動(dòng)器。該圖顯示了CML驅動(dòng)器典型架構的一般情況。圖中顯示了可選源端接電阻和共模電壓。電路的輸入可將開(kāi)關(guān)驅動(dòng)至電流源，電流源則將適當的邏輯值驅動(dòng)至兩個(gè)輸出端。
圖3：典型CML輸出驅動(dòng)器


CML驅動(dòng)器類(lèi)似于LVDS驅動(dòng)器，以恒定電流模式工作。這也使得CML驅動(dòng)器在功耗方面具備一定優(yōu)勢。在恒定電流模式下工作需要較少的輸出引腳，總功耗會(huì )降低。
和LVDS一樣，CML也需要負載端接、單端阻抗為50?的受控阻抗傳輸線(xiàn)路，以及100?的差分阻抗。驅動(dòng)器本身也可能具有如圖3所示的端接，對因高帶寬信號靈敏度引起的信號反射有所幫助。
對符合JESD204標準的轉換器而言，差分和共模電平均存在不同規格，具體取決于工作速度。工作速度高達6.375Gbps，差分電平標稱(chēng)值為800mV，共模電平約為1.0V。
在高于6.375Gbps且低于12.5Gbps的速度下工作時(shí)，差分電平額定值為400mV，共模電平仍約為1.0V。隨著(zhù)轉換器速度和分辨率增加，CML輸出需要合適類(lèi)型的驅動(dòng)器提供必要速度，以滿(mǎn)足各種應用中轉換器的技術(shù)需求。

數字時(shí)序：注意事項
每種數字輸出驅動(dòng)器都有時(shí)序關(guān)系，需要密切關(guān)注。由于CMOS和LVDS有多種數據輸出，需要有路由路徑來(lái)盡量減小偏斜。如果差別過(guò)大，可能就無(wú)法在接收器上實(shí)現合適的時(shí)序。
此外，時(shí)鐘信號也需要通過(guò)路由傳輸，并與數據輸出保持一致。時(shí)鐘輸出和數據輸出之間的路由路徑也必須格外注意，這也是為了確保偏斜不會(huì )太大。
在采用JESD204接口的CML中，數字輸出之間的路由路徑也必須加以注意。需要管理的數據輸出大大減少，因此，這一任務(wù)比較容易完成，但也不能完全忽略。這種情況下，時(shí)鐘內置于數據中，因此無(wú)需擔心數據輸出和時(shí)鐘輸出之間的時(shí)序偏斜。但是，必須注意，接收器中要有足夠的時(shí)鐘和數據恢復(CDR)電路。
除了偏斜之外，還必須關(guān)注CMOS和LVDS的建立和保持時(shí)間。數據輸出必須于時(shí)鐘發(fā)生邊沿躍遷之前在充足時(shí)間內驅動(dòng)至恰當的邏輯狀態(tài)，還必須在時(shí)鐘發(fā)生邊沿躍遷之后以該邏輯狀態(tài)維持充足時(shí)間。這可能會(huì )受到數據輸出和時(shí)鐘輸出之間偏斜的影響，因此，保持良好的時(shí)序關(guān)系非常重要。
由于具有較低信號擺幅和差分信號，LVDS相比CMOS具有一定優(yōu)勢。和CMOS驅動(dòng)器一樣切換邏輯狀態(tài)時(shí)，LVDS輸出驅動(dòng)器無(wú)需將這樣的大信號驅動(dòng)至各種不同輸出，也不會(huì )從電源吸取大量電流。因此，它在切換邏輯狀態(tài)時(shí)不太可能會(huì )出現問(wèn)題。
如果有許多CMOS驅動(dòng)器同時(shí)切換，電源電壓會(huì )下拉并引起問(wèn)題，將正確的邏輯值驅動(dòng)至接收器。LVDS驅動(dòng)器會(huì )保持在恒定電流水平，這一特別問(wèn)題就不會(huì )發(fā)生。此外，由于采用了差分信號，LVDS驅動(dòng)器本身對共模噪聲的耐受能力也較強。
CML驅動(dòng)器具有和LVDS同樣的優(yōu)勢。這些驅動(dòng)器也有恒定水平的電流，但和LVDS不同的是，由于數據為串行，所需電流值小得多。此外，由于也采用了差分信號，CML驅動(dòng)器同樣對共模噪聲具有良好的耐受能力。
但是，LVDS和CML的缺點(diǎn)在于，由于電流為恒定值，因此，即使在采樣速率較低時(shí)，功耗仍然會(huì )很大。對于高速與高分辨率轉換器而言，LVDS或CML相比CMOS的優(yōu)勢在于，功耗和引腳數明顯減少。
隨著(zhù)轉換器技術(shù)的發(fā)展，速度和分辨率不斷增加，數字輸出驅動(dòng)器也不斷演變發(fā)展，以滿(mǎn)足數據傳輸需求。隨著(zhù)轉換器中的數字輸出接口轉換為串行數據傳輸，CML輸出越來(lái)越普及。
但是，目前的設計中仍然會(huì )用到CMOS和LVDS數字輸出。每種數字輸出都有最適合的應用。每種輸出都面臨著(zhù)挑戰，必須考慮到一些設計問(wèn)題，且各有所長(cháng)。
在采樣速度小于200Msps的轉換器中，CMOS仍然是一種合適的技術(shù)。采樣速度增至200Msps以上時(shí)，和CMOS相比，LVDS在許多應用中更加可行。為了進(jìn)一步增加效率、降低功耗、減小封裝尺寸，CML驅動(dòng)器可與JESD204之類(lèi)的串行數據接口配合使用。