在當今的模數轉換器（ADC）領(lǐng)域，ADC制造商主要采用三類(lèi)數字輸出。這三種輸出分別是：互補金屬氧化物半導體（CMOS）、低壓差分信號（LVDS）和電流模式邏輯（CML）。每類(lèi)輸出均基于采樣速率、分辨率、輸出數據速率和功耗要求，根據其工作方式和在A(yíng)DC設計中的典型應用方式進(jìn)行了論述。本文將討論如何實(shí)現這些接口，以及各類(lèi)輸出的實(shí)際應用，并探討選擇和使用不同輸出時(shí)需要注意的事項。此外還會(huì )給出關(guān)于如何處理這些輸出的一般指南，并討論各類(lèi)輸出的優(yōu)劣。

基本知識
使用數字接口時(shí)，無(wú)論何種數字輸出，都有一些相同的規則和事項需要考慮。首先，為實(shí)現最佳端接，接收器（FPGA或ASIC）端最好使用真正的電阻終端。接收器端的反射可能會(huì )破壞系統的時(shí)序預算。使用CMOS和LVDS輸出時(shí)，如果系統中有多個(gè)ADC，不要使用來(lái)自某個(gè)ADC的DCO（數據時(shí)鐘輸出），否則可能導致時(shí)序錯誤以及接收器不適當地捕捉數據。在兩個(gè)ADC之間需要保持精確時(shí)序的I/Q系統中，這點(diǎn)尤其要注意。即使兩個(gè)ADC位于同一封裝中，也需要針對各ADC使用適當的DCO輸出，從而保持精確的時(shí)序關(guān)系。另一個(gè)需要注意的重要參數是數據格式。必須確保ADC和接收器采用同一數據格式（二進(jìn)制補碼或偏移二進(jìn)制）。此外，數據轉換速度也很重要。隨著(zhù)數據速率提高，接收器能夠正確捕捉數據的距離減小，原因是互連和電纜帶寬限制，以及由此引起的符碼間干擾等問(wèn)題。這些只是為什么必須將互連視作傳輸線(xiàn)路的其中幾個(gè)原因。以這種方式處理互連并了解傳輸線(xiàn)路的特性很重要。當數據速率提高時(shí)，以這種方式了解互連變得更加重要。必須確保導線(xiàn)尺寸正確，并且信號層與返回層之間的間距適當。此外還必須選擇具有穩定介電特性的電路板材料，使得走線(xiàn)特性在整個(gè)互連長(cháng)度上的波動(dòng)盡可能小。理想情況下，傳輸線(xiàn)路可以傳播到無(wú)窮遠處，但在實(shí)際應用中，這顯然是不可能的。集膚效應、電介質(zhì)損耗和輻射損耗等因素全都會(huì )影響傳輸線(xiàn)路參數，降低信號質(zhì)量。因此，必須以正確的物理參數適當設計傳輸線(xiàn)路，并且確保發(fā)送器與接收器的阻抗匹配。這樣做能夠節省電能，并將最高質(zhì)量的信號傳輸給接收器。

關(guān)于CMOS，我們所需要了解的
使用CMOS輸出時(shí)，有多個(gè)方面需要考慮。首先考慮邏輯電平的典型開(kāi)關(guān)速度（約1V/ns）、輸出負載（每個(gè)門(mén)約10pF）和充電電流（每路輸出約10mA）。應當采用盡可能小的容性負載，使充電電流最小。這可以利用盡可能短的走線(xiàn)僅驅動(dòng)一個(gè)門(mén)來(lái)實(shí)現，最好沒(méi)有任何過(guò)孔。此外還可以利用阻尼電阻來(lái)盡量降低充電電流。之所以必須將這些電流降至最小，是因為它們會(huì )迅速疊加。例如，一個(gè)四通道14位ADC的瞬態(tài)電流可能高達14 x 4 x 10 mA = 560 mA！串聯(lián)阻尼電阻有助于抑制如此大的瞬態(tài)電流，降低輸出瞬態(tài)效應產(chǎn)生的噪聲，從而防止輸出在A(yíng)DC中造成額外的噪聲和失真。

圖1. 帶阻尼電阻的CMOS輸出驅動(dòng)器
阻尼電阻和容性負載的時(shí)間常數應小于輸出數據速率周期的大約10%.例如，如果使用采樣速率為80 MSPS的ADC，各CMOS輸出端的容性負載為10 pF，則時(shí)間常數應為12.5 ns的大約10%，即1.25 ns.因此，阻尼電阻R可以設置為100Ω，這個(gè)阻值很容易獲得，并且滿(mǎn)足時(shí)間常數條件。選擇更大的R值可能會(huì )降低輸出數據建立時(shí)間性能，并干擾接收器端正常的數據捕捉。ADC CMOS輸出端的容性負載只能是單門(mén)負載，無(wú)論如何都不應直接連接到高噪聲數據總線(xiàn)。要連接到數據總線(xiàn)，應使用一個(gè)中間緩沖寄存器，從而將ADC CMOS輸出端的負載降至最低。隨著(zhù)CMOS輸出的數據速率提高，瞬態(tài)電流也會(huì )增大，導致更高的功耗。CML的優(yōu)點(diǎn)是：因為數據的串行化，所以對于給定的分辨率，它需要的輸出對數少于LVDS和CMOS驅動(dòng)器。JESD204B接口規范所說(shuō)明的CML驅動(dòng)器還有一個(gè)額外的優(yōu)勢，因為當采樣速率提高并提升輸出線(xiàn)路速率時(shí)，該規范要求降低峰峰值電壓水平。

LVDS和CML
與CMOS相比，LVDS有幾項優(yōu)勢很吸引人，包括：轉換器采樣速率更高而功耗更低、支持更高的數據速率、抗擾度更高以及驅動(dòng)距離更長(cháng)等。使用CMOS等單端信號時(shí)，印刷電路板上的噪聲明顯較多，這是因為CMOS輸出切換感應的大量瞬態(tài)電流引起接地反彈。這種噪聲更有可能耦合到ADC時(shí)鐘和模擬輸入中，導致SNR和SFDR性能下降。LVDS和CML采用差分信號，雖然并未完全消除CMOS中的接地反彈，但至少大大降低了這種效應。由于采用差分信號，系統本身就能抑制共模噪聲，防止SNR和SFDR性能受損。LVDS和CML信號是平衡的，因此串擾被降至最小。由于信號的低壓和差分性質(zhì)，電磁干擾（EMI）同樣降低。
提高可用帶寬、改善動(dòng)態(tài)范圍、降低系統噪聲的需求，導致轉換器設計的采樣速率和分辨率不斷提高，因而必須使用速度更快、效率更高的數據接口。為此推出的JESD204標準利用CML技術(shù)實(shí)現其物理接口。該標準最初要求高達3.125Gbps的輸出速率，這一數據速率超過(guò)了CMOS和LVDS的能力。最新版本JESD204B規定了輸出數據速率高達12.5Gbps的幾類(lèi)轉換器，CMOS和LVDS接口完全遙不可及。然而，使用差分信號雖然有這么多優(yōu)勢，但仍有幾點(diǎn)必須注意。

使用LVDS和CML等差分信號
考慮任何采用差分信號的更高速接口技術(shù)時(shí)，可以應用類(lèi)似的原則。事實(shí)上，數據轉換速度越高，則越需要注意這些事項。對于Gbps范圍內的數據速率，工藝和電路板幾何尺寸變得更小，由于傳輸距離短得多，串擾等不良效應可能會(huì )成為問(wèn)題。隨著(zhù)轉換器采樣速率和分辨率不斷攀升，對更高速接口的需求是一個(gè)自然而然的結果。為此，業(yè)界首先引入了LVDS技術(shù)，爾后又推出了物理接口使用CML的JESD204接口規范。
使用差分信號時(shí)，第一件事是要確保系統正確端接。雖然接收器（FPGA或ASIC）可能有內部終端，但有時(shí)候這并不足以適當地端接系統，不采取其它措施的話(huà)，接收端數據捕捉可能會(huì )受影響。圖3和圖4顯示了典型的LVDS和CML驅動(dòng)器以及接收器所需的端接�？梢允褂靡粋�(gè)差分端接電阻（RTDIFF），或者使用兩個(gè)單端端接電阻（RTSE）。最終的端接電阻應約等于100Ω。使用兩個(gè)50Ω單端端接電阻可以進(jìn)一步抑制共模噪聲，適合需要保證這一特性的應用。
除了要求正確端接以外，還必須注意傳輸線(xiàn)路的物理布局。關(guān)于差分走線(xiàn)的設計，有幾個(gè)常見(jiàn)的誤解。有人說(shuō)共面差分傳輸線(xiàn)路（圖5a）優(yōu)于寬邊差分傳輸線(xiàn)路（圖5b）。然而，在噪聲耦合抑制方面，這兩類(lèi)差分傳輸線(xiàn)路均無(wú)優(yōu)勢可言。對于相同距離的有源傳輸線(xiàn)路，兩種情況下的噪聲大致相當。共面差分傳輸線(xiàn)路的優(yōu)勢在于設計簡(jiǎn)便且易于制造。寬邊差分傳輸線(xiàn)路則更難以進(jìn)行PCB布線(xiàn)，而且精密對準兩層以保證重疊是一件很困難的事，對于電路板制造商來(lái)說(shuō)比較麻煩。

圖5a. 寬邊傳輸線(xiàn)路。圖5b. 共面傳輸線(xiàn)路
另一個(gè)常見(jiàn)的誤解是差分傳輸線(xiàn)路必須緊密耦合才能實(shí)現最佳性能。實(shí)際上，當差分傳輸線(xiàn)路緊密耦合時(shí)，各走線(xiàn)的阻抗會(huì )高于所需的最佳值50Ω。此外，由于幾何尺寸更小，集膚效應損耗和串擾會(huì )增加。在制造過(guò)程中，傳輸線(xiàn)路的阻抗也會(huì )變得更加難以控制。例如，假設緊密耦合的差分傳輸線(xiàn)路具有100Ω差分阻抗和5.0密爾的走線(xiàn)寬度，則在容差為+/- 1.0密爾的制造工藝中，阻抗偏差為+/- 10%.這一影響還要加倍，因為差分對有兩條傳輸線(xiàn)路，偏差量將相當可觀(guān)。不僅各傳輸線(xiàn)路的阻抗會(huì )有偏差，而且當線(xiàn)路分開(kāi)以進(jìn)入封裝或連接器時(shí)，還會(huì )出現阻抗不連續現象圖6顯示了當差分傳輸線(xiàn)路必須分開(kāi)以進(jìn)入封裝或連接器時(shí)，兩種情況下的阻抗不連續的相對幅度差異。

緊密與松散耦合的傳輸線(xiàn)路--阻抗不連續
何種接口"最佳"？
首先需要考慮的是數據的傳輸速度和傳輸距離。一般而言，當ADC的速度和分辨率提高時(shí)，制造商會(huì )按CMOS、LVDS、CML的順序升級，從而盡可能精確、高效地將數據從ADC傳輸到接收器（通常是FPGA或ASIC）。采樣速率低于150-200 MSPS且分辨率低于14位的ADC一般可以使用CMOS輸出。但是，當一個(gè)封裝內的ADC數量增加時(shí)，CMOS輸出的數量也會(huì )增加，最終會(huì )需要一個(gè)采用更少輸出數的更高效接口。例如，對于一個(gè)四通道14位ADC，光數據位就需要60個(gè)輸出引腳。如果采用DDR（雙倍數據速率）LVDS輸出接口，同樣的四通道ADC只需要32個(gè)輸出引腳；JESD204 CML輸出則只需要6個(gè)輸出引腳。不僅引腳數量，數據速率和功耗要求也會(huì )成為問(wèn)題。當CMOS接口的數據傳輸速率提高時(shí)，功耗隨之增加，功耗限制最終會(huì )使數據速率達到一定的上限后就不能再提高。與此同時(shí)，噪聲也會(huì )成為問(wèn)題。與LVDS和CML所用的差分信號相比，CMOS等所用的單端信號更易受噪聲和接地反彈影響。同樣，隨著(zhù)速度和分辨率進(jìn)一步提高，LVDS也會(huì )變得不堪使用。這時(shí)，使用CML驅動(dòng)器更合乎道理，因為它能支持高得多的數據速率。由于能夠支持更高的數據速率，所以數據可以實(shí)現串行化，從而減少所需的輸出驅動(dòng)器數量。

結束語(yǔ)
目前ADC采用的三類(lèi)主要數字輸出各有優(yōu)劣�？紤]采用CMOS、LVDS或CML輸出驅動(dòng)器的ADC時(shí)，必須注意這些優(yōu)缺點(diǎn)。設計系統時(shí)，每類(lèi)驅動(dòng)器都有必須特別重視的品質(zhì)和要求，以便確保接收器件（FPGA或ASIC等）能夠正確捕捉到ADC數據。必須了解需要驅動(dòng)的負載，使用適當的端接，針對ADC所用的不同類(lèi)型數字輸出采用適當的布局布線(xiàn)技術(shù)。隨著(zhù)ADC速度和分辨率的提高，相應的輸出數據速率也會(huì )提高，通常會(huì )予以串行化以獲得更高的吞吐速率。這種情況下，適當設計系統并采用最佳布局布線(xiàn)技術(shù)變得更加重要。