盡管過(guò)去十年人們擔心摩爾定律終會(huì )走到盡頭，但微電子行業(yè)通過(guò)持續的創(chuàng )新和創(chuàng )造力，繼續適應新的物理約束和產(chǎn)品要求。大部分創(chuàng )意能量都投入到了模擬、射頻和混合信號模塊作為嵌入式 IP 的開(kāi)發(fā)中。

 
圖 1該框圖突出顯示了多媒體 SoC 設計。P2F Semi

現在可用的模擬/射頻/混合信號 IP 的選擇既廣泛又深入。人們可以在以下主要類(lèi)別中找到大量 7 nm（有時(shí)甚至是 5 nm）的硬件模塊：

PLL 和 DLL：提供多種速度、抖動(dòng)和功率規格

DAC 和 ADC：分辨率為 8 位至 24 位，速率高達 300 MSPS

PHY 和 SerDes：針對廣泛的市場(chǎng)選擇，例如無(wú)線(xiàn)（Wi-Fi 和 5G）、網(wǎng)絡(luò )（LAN、WAN 和存儲）、計算（USB、PCIe、MIPI）和內存（DDR，包括 G 和 LP 變體，以及 HBM 和許多其他）

可以組裝更小的組件來(lái)創(chuàng )建個(gè)性化模擬前端 (AFE)、電源管理功能和射頻模塊

該行業(yè)不斷取得工藝技術(shù)進(jìn)步，以支持對更高門(mén)數、更低功耗、更高性能和更多功能的永無(wú)止境的需求。其中包括三阱隔離、絕緣體上硅、P+ 保護環(huán)、FinFET 和溝槽隔離。其中許多功能促進(jìn)了我們今天看到的模擬、射頻和混合信號 IP 的激增。這些基板的添加還減少了設計人員在超深亞微米領(lǐng)域一直面臨的一些復雜問(wèn)題的嚴重程度，例如隱藏在轉換速率中的模擬噪聲源、阻抗匹配和端接復雜性以及支持巨大帶寬的電路。

然而，面對 16 nm 及以下 SoC 設計中與模擬電路并排放置的大量門(mén)數，即使是新穎的工藝增強也顯得不足。事實(shí)上，與模擬/射頻宏非常接近的大型高性能數字模塊帶來(lái)的信號和電源完整性挑戰正在從芯片擴展到封裝和 PCB，而這兩者都在努力跟上硅技術(shù)進(jìn)步的步伐。SoC 設計人員越來(lái)越發(fā)現自己被迫將工作范圍擴大到其他兩個(gè)領(lǐng)域，以確保他們的芯片設計能夠按預期運行。

這個(gè)由多部分組成的文章系列探討了嵌入式模擬和 RF IP 核如何對芯片、封裝和 PCB 功能產(chǎn)生負面影響，其影響是多種多樣的。我們還將討論如何在所有三個(gè)層面上防范這些問(wèn)題，以及這些解決方案如何相輔相成。

硅實(shí)踐

在過(guò)去的二十年里，為模擬和數字電路設計創(chuàng )建統一的工具和方法流程的嘗試迄今為止已被證明是徒勞的。然而，人們對模擬流程的基本輪廓達成了普遍共識，如圖2所示。

　
圖 2顯示基本模擬設計流程的視圖。P2F Semi

盡管流程看起來(lái)相當簡(jiǎn)單，但細節決定成敗。

模擬電路對電路的布局和布線(xiàn)方式非常敏感。設計規則（走線(xiàn)和通孔間距、差分信號和額外接地引腳）有助于避免或至少減少導致 EMI 問(wèn)題的基板耦合和鄰近效應。這就是為什么設計規則檢查 (DRC) 是布局后物理驗證工作的一部分。布局與原理圖 (LVS) 檢查也是驗證預期連接性的同一步驟的一部分。

寄生參數提取直接影響潛在耦合源的識別，寄生參數的反向注釋通常會(huì )導致原理圖和布局的變化。不幸的是，這將影響時(shí)序、動(dòng)態(tài)范圍、負載、增益和功率，并產(chǎn)生一組全新的寄生效應。因此，返回設計流程開(kāi)始的迭代循環(huán)是一種悲劇性的必然，這就是為什么模擬設計被認為更像是一門(mén)藝術(shù)而不是一門(mén)科學(xué)。

模擬塊的集成

因此，將終的模擬模塊集成到整個(gè) ASIC/SoC 設計中會(huì )帶來(lái)一系列全新的問(wèn)題。對于數字和模擬電路模塊，芯片布局規劃將受到每個(gè)模塊的位置、引腳布局、I/O 位置、關(guān)鍵路徑、電源和信號分布以及芯片尺寸及其縱橫比的限制。模擬 IP 對這些問(wèn)題中的大多數都特別敏感，而模擬模塊也是硬 MAC 的事實(shí)使上述所有問(wèn)題變得復雜。

一旦放置了芯片的模塊，布線(xiàn)實(shí)踐包括首先實(shí)現所有關(guān)鍵路徑，無(wú)論是模擬還是數字。然而，當涉及非關(guān)鍵路徑時(shí)，模擬信號應優(yōu)先。此外，無(wú)論給定的模擬信號是否至關(guān)重要，所有模擬布線(xiàn)都需要在匹配寄生效應、化耦合效應和避免過(guò)多的 IR 壓降方面進(jìn)行特殊考慮。它是通過(guò)采用模擬信號路由的各種屏蔽技術(shù)、保持走線(xiàn)短、通過(guò)直接的路由、差分信號等路由返回信號路徑來(lái)實(shí)現的。

除了這些在片上集成模擬內容的廣泛方法之外，不同類(lèi)別的模擬電路也可能需要特別注意。DAC 和 ADC 就是一個(gè)完美的例子。

使用 DAC 或 ADC 時(shí)，除了其分辨率和采樣率之外，還有一些設計注意事項，即其規格信噪比 (SNR)、有效位數 (ENOB) 額定值和功耗。遵循奈奎斯特采樣定理（該定理指出，模擬信號的充分數字再現需要以超過(guò)模擬 F max的 2 倍的采樣率進(jìn)行采樣）本身就會(huì )給高性能應用帶來(lái)帶寬、功耗和位同步挑戰。

從采樣的角度來(lái)看，無(wú)線(xiàn)尤其成問(wèn)題，而音頻通常對分辨率要求。這就是 ENOB 等參數具有特殊相關(guān)性的地方。無(wú)論給定 DAC 或 ADC 的宣傳分辨率是多少，將此類(lèi)塊推過(guò)其 ENOB 都會(huì )降低其 SNR 性能，從而對該塊的真正有用性產(chǎn)生潛在的重大影響。

重要的是，模擬模塊設計和集成到 SoC 或 ASIC 環(huán)境中根本不像芯片的數字部分那樣“干凈”和可預測的工程工作。經(jīng)驗、靈活性和適應性是成功的決定因素。